CN104600066B - 定义氧化层（od）梯度减小的半导体器件及其制作方法 - Google Patents

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Abstract

本发明提供了一种使集成电路（IC）半导体器件中的定义氧化层（OD）密度梯度减小的方法，所述集成电路（IC）半导体器件具有置放布局和与该置放布局相关联的一套设计规则检查（DRC）规则。该方法包括根据对应于置放布局的OD密度信息计算***区域中的OD密度以确定OD密度梯度。该方法还包括选择伪单元并将伪单元增加到至少一个***区域以使OD密度梯度减小。

Description

定义氧化层（OD）梯度减小的半导体器件及其制作方法
技术领域
本发明涉及半导体技术领域，更具体地，涉及定义氧化层（OD）梯度减小的半导体器件及其制作方法。
背景技术
半导体器件工业已经产生了多种降低成本的数字器件，以解决很多不同领域的问题。这由于递增的集成密度至少部分已实现。诸如晶体管、二极管、电阻器和电容器的各种集成电路元件的集成密度受益于最小部件尺寸连续缩减为深亚微米级，从而使得反过来允许更多组件集成到给定区域中。计算机辅助设计/电子设计自动化（CAD/EDA）工具有助于高度集成电路设计，包括在每个管芯上的许多定义氧化层（OD）区域。OD区域对应于有源器件区域，并且CAD/EDA工具限定它们的布置。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种方法，包括：
提供集成电路（IC）半导体器件的设计，所述集成电路半导体器件具有置放布局和与所述置放布局相关联的一套设计规则检查（DRC）规则；
根据对应于所述置放布局的OD密度信息计算***区域中的OD密度以确定OD密度梯度；以及
选择伪单元并将所述伪单元增加到至少一个***区域以使所述OD密度梯度减小。
在可选实施例中，计算所述OD密度包括：从包含所述置放布局中的至少一个单元的描述的单元库收集所述OD密度信息。
在可选实施例中，所述***区域是设计规则检查（DRC）的检查窗口。
在可选实施例中，增加所述伪单元的步骤包括：将高OD密度伪单元增加到低OD密度区域以提高所述低OD密度区域的OD密度。
在可选实施例中，所述高OD密度伪单元选自填充单元和去耦单元。
在可选实施例中，增加所述伪单元的步骤包括：将低OD密度伪单元增加到高OD密度区域以降低所述高OD密度区域的OD密度。
在可选实施例中，所述低OD密度伪单元选自填充单元和边界单元。
在可选实施例中，所述方法还包括：对所述***区域实施三维（3D）平滑化。
在可选实施例中，所述3D平滑化包括应用高斯加权内核。
根据本发明的另一方面，提供了一种方法，包括：
根据对应于集成电路（IC）的置放布局的OD密度信息计算***区域中的定义氧化层（OD）密度；
对所述***区域实施三维（3D）平滑化以确定至少一个低OD密度区域和至少一个高OD密度区域；
确定OD高于所述低OD密度区域的高OD伪单元并且将所述高OD伪单元增加到所述低OD密度区域；以及
确定OD低于所述高OD密度区域的低OD伪单元并且将所述低OD伪单元增加到所述高OD密度区域。
在可选实施例中，收集所述OD密度信息包括：从包含所述置放布局中的至少一个单元的描述的单元库收集所述OD密度信息。
在可选实施例中，所述***区域是设计规则检查（DRC）的检查窗口。
在可选实施例中，所述高OD密度伪单元选自填充单元和去耦单元。
在可选实施例中，所述低OD密度伪单元选自填充单元和边界单元。
在可选实施例中，实施三维（3D）平滑化包括应用高斯加权内核。
根据本发明的又一方面，还提供了一种集成电路（IC）半导体器件，包括：
高定义氧化层（OD）密度区域；
低定义氧化层（OD）密度区域；以及
所述高OD密度区域和所述低OD密度区域中的伪单元，其中，对应于三维（3D）平滑化增加所述伪单元以使OD密度梯度减小。
在可选实施例中，所述低OD密度区域中的所述伪单元具有高于所述低OD密度区域的OD密度。
在可选实施例中，所述低OD密度区域中的所述伪单元选自填充单元和去耦单元。
在可选实施例中，所述高OD密度区域中的所述伪单元具有低于所述高OD密度区域的OD密度。
在可选实施例中，所述高OD密度区域中的所述伪单元选自填充单元和边界单元。
附图说明
以实例的方式示出了一个或多个实施例，但不用于限制本发明，在附图的示图中，其中，贯穿整个附图，具有相同参考数字的元件指代相同的元件。应该强调的是，根据工业中的标准实践，各种部件可不按比例绘制并且仅用于说明的目的。实际上，为了讨论的清楚的目的，附图中各种部件的尺寸可以任意地增大或减小。
图1是根据一个或多个实施例的在OD密度梯度减小之前的OD密度梯度减小的半导体器件的集成电路管芯的俯视图。
图2A是根据一个或多个实施例的在OD密度梯度减小之前的OD密度梯度减小的半导体器件的集成电路管芯的俯视图。
图2B是根据一个或多个实施例的在OD密度梯度减小之后的OD密度梯度减小的半导体器件的集成电路管芯的俯视图。
图3是根据一个或多个实施例的用于形成图2B的OD密度梯度减小的半导体器件的集成电路管芯的框图。
图4A是根据一个或多个实施例的在OD密度梯度减小之前的OD密度值阵列。
图4B是根据一个或多个实施例的在OD密度梯度减小之后的OD密度值阵列。
图4C是根据一个或多个实施例的在OD密度梯度减小之前的OD密度值阵列的三维（3D）图形表示。
图4D是根据一个或多个实施例的在OD密度梯度减小之后的OD密度值阵列的三维（3D）图形表示。
图5A是根据一个或多个实施例的在OD密度梯度减小之前的OD密度值阵列。
图5B是根据一个或多个实施例的在第二轮OD密度梯度减小之后的OD密度值阵列。
图5C是根据一个或多个实施例的在第三轮OD密度梯度减小之后的OD密度值阵列。
图6A是根据一个或多个实施例的在OD密度梯度减小之前的OD密度值阵列。
图6B是根据一个或多个实施例的在OD密度梯度减小之后的OD密度值阵列。
图7A是根据一个或多个实施例的在OD密度梯度减小之前的OD密度值阵列。
图7B是根据一个或多个实施例的在OD密度梯度减小之后的OD密度值阵列。
图8是根据一些实施例的计算机***800的方框图。
具体实施方式
为了执行本发明的不同特征，下面的公开提供了许多不同的实施例或实例。下面描述了组件和布置的特定实例以简化本发明。这些仅是实例并且不旨在限制。
各个实施例的这个描述旨在结合附图进行阅读，附图被认为是整个书面说明书的一部分。在说明书中，诸如“在…之前”、“在…之后”、“上面”、“下面”、“向上”、“向下”、“顶部”和“底部”及其派生词（例如，“水平地”、“向下地”、“向上地”，等等）的相对术语应该解释为指的是之后在讨论的附图中描述或示出的方位。这些相对术语是为了描述的方便并且不要求***以特定方位构成或操作。除非另有明确说明，诸如“连接”和“互连”的关于连接、耦合等的术语指的是组件之间彼此直接地连接或通过中间组件间接地连接的关系。
在某些情况下，诸如鳍式场效应晶体管（FinFET）半导体器件的采用较高器件集成密度的半导体器件在单一半导体管芯上包括十亿晶体管。FinFET NMOS和PMOS晶体管形成在定义氧化层（OD）区域中。有时候标记为“氧化物扩散”区域的OD区域限定用于每个晶体管的有源区，即，形成晶体管的栅极下面的源极、漏极和沟道的区域。OD限定在诸如浅沟槽隔离（STI）或场氧化物（FOX）区域的无源区之间。OD区域包含PMOS晶体管或NMOS晶体管。中断（间隙）将邻近的OD区域分隔开。在某些情况下，OD区域之间的这种中断导致器件性能下降。在越来越深的亚微米部件尺寸半导体器件中，这样器件的电气特性越来越受到OD密度变化的影响。例如，由与OD区域相关联的无源区中的浅沟槽隔离（STI）引起的压缩力降低NMOS晶体管性能。如果OD密度中的高梯度存在于半导体器件的管芯上，则由于OD密度的变化引起的这样的性能下降甚至更加显著。虽然PMOS晶体管性能在一些压缩力下提高，但是PMOS驱动电流的可预测性也受到OD密度的变化的负面影响，特别是在OD密度的高梯度存在的情况下。
图1是根据一个或多个实施例的在OD密度梯度减小之前的OD密度梯度减小的半导体器件100的集成电路管芯的俯视图。器件100包括具有较少数量的OD区域的低OD密度区域104。器件100也包括具有较多数量的OD区域的高OD密度区域102。在低OD密度区域104与高OD密度区域102之间是中OD密度区域106。虽然中OD密度区域106具有高于低OD密度区域104且低于高OD密度区域102的OD密度，但是中OD密度区域包含具有最高OD密度梯度的高OD密度梯度区域108。为了比较的目的，在本文中示出了伪单元110（即，包含OD但在电功能上不作为较大电路的一部分的单元）。在一些情况下，伪单元110获得期望的总体OD密度；然而，如图1中所示，高OD密度梯度区域108仍然存在，从而使上面描述的问题恶化。
图2A是根据一个或多个实施例的在OD密度梯度减小之前的OD密度梯度减小的半导体器件的集成电路管芯的俯视图。器件200包括具有成行的较少数量的OD区域的低OD密度区域202。器件200包括邻近低OD密度区域202的具有成行的较多数量的OD区域的高OD密度区域204。同时，低OD密度区域202和邻近的高OD密度区域204形成高OD密度梯度。调整OD密度的先前方法没有成功地解决与具有高OD密度梯度的OD区域（诸如由低OD密度区域202和高OD密度区域204形成的OD区域）相关联的问题。
图2B是根据一个或多个实施例的在OD密度梯度减小之后的OD密度梯度减小的半导体器件的集成电路管芯的俯视图。对应于图2A中的低OD密度区域202的OD区域202’还包括提高总体OD密度的高OD密度伪单元。在一些实施例中，高OD密度伪单元是高OD密度填充单元和去耦合（去耦）单元。
对应于图2A中的高OD密度区域204的OD区域204’还包括降低总体OD密度的低OD密度伪单元或间隙。在一些实施例中，低OD密度伪单元是低OD密度填充单元和边界单元。相对于OD区域202提高OD区域202’中的OD密度和相对于OD区域204降低OD区域204’中的OD密度使高OD密度梯度减小。通过将具有比OD区域202更高的OD密度的高OD密度伪单元增加到OD区域202’中，以及将具有比OD区域204更低的OD密度的低OD密度伪单元增加到OD区域204’中，使OD区域202’与OD区域204’之间的OD密度梯度减小。
图3是根据一个或多个实施例的减小集成电路半导体器件中的OD密度梯度的方法300的流程图。应该理解，在图3中描述的方法300之前、期间和/或之后不排除执行额外的工艺。
在操作302中，计算机（下面描述）执行指令以接收用于集成电路半导体器件的电子形式的置放布局。在一些实施例中，计算机获取来自用户输入的置放布局。在一些实施例中，计算机自动生成置放布局。图2A是根据一些实施例的紧随操作302的在OD密度梯度减小之前的OD密度梯度减小的半导体器件的集成电路管芯的俯视图。回到图3，置放布局包括晶体管和其它电子器件，一些具有OD区域。在操作304中，通过操作302中的计算机执行指令将一套设计规则检查（DRC）规则与置放布局相关联。DRC规则包括关于部件尺寸、部件间距的规则和与置放布局中使用的单元有关的其它规则。
在操作306中，通过执行来自相应单元库的指令的计算机收集置放布局中指定的关于单元的OD信息以及DRC规则。在一些实施例中，单元库包括关于置放布局中的标准（STD）单元的信息。OD对单元的百分比与来自操作302的置放布局中确定的单元相关联。
在操作308中，执行指令的计算机确定DRC检查窗口内伪单元要被***的***区域。在一些实施例中，DRC检查窗口是形成覆盖集成电路管芯的网格的25微米乘25微米的重叠区域。在操作310中，执行指令的计算机计算用于来自操作302的置放布局设计的***区域中的OD密度。在步骤312中，计算机存储并且使能够访问不同OD密度百分比的伪单元的库（池）。
在操作314中，执行指令的计算机将来自操作310的OD密度与来自操作312的伪单元池结合以执行梯度驱动的OD平滑化补偿从而用于使OD密度梯度减小。在操作316中，使OD密度梯度平滑化的算法通过执行指令的计算机限定目标OD密度值。在操作318中，由执行指令的计算机通过增加伪单元以匹配DRC检查窗口的目标OD密度值来减小操作302中的置放布局的OD密度梯度。图2B是根据一些实施例的紧随操作318的在OD密度梯度减小之后的OD密度梯度减小的半导体器件的集成电路管芯的俯视图。
图4A是根据一个或多个实施例的在OD密度梯度减小之前的OD密度值阵列400A。OD密度值阵列400A是OD密度百分比值的5乘5的图块（tile）阵列。阵列400A内的OD密度百分比值以0.3的范围在最小值0.1到最大值0.4之间变化。用于比较的目的，突出了阵列400A中所选择的中间OD密度值402以示出通过使阵列中的值平滑的OD密度梯度减小。中间OD密度值402具有值0.2并且具有不同于中间OD密度值的从+0.2到-0.1范围内的邻近的值。
图4B是根据一个或多个实施例的OD密度梯度减小之后的OD密度值阵列400B。OD密度值阵列400B是对应于图4A中的OD密度值阵列400A的、在OD密度梯度平滑化之后的OD密度百分比值的5乘5的图块阵列。阵列400B内的OD密度百分比值以0.19的范围在从最小值0.17到最大值0.36之间变化。与阵列400A相比较，阵列400B中的最小值增加、最大值减小且范围减小。中间OD密度值402’具有值0.24，并且具有从+0.12到-0.05范围内的不同的邻近的值。与图4A中的中间OD密度值402相比较，中间OD密度值402’与邻近的值之间的差减小。邻近的OD密度值之间的值的范围与差的下降使OD密度梯度减小。
如图4B中所示，已知的具有高斯加权内核（Gaussian weighting kernel）的负指数算法用于通过三维（3D）平滑化使OD密度梯度减小。在一些实施例中，已知的具有三次方加权内核的勒斯算法（Loess algorithm）用于通过3D平滑化使OD密度梯度减小。在一些实施例中，已知的具有均匀加权内核的运行平均算法（Running Median algorithm）用于通过3D平滑化使OD密度梯度减小。在一些实施例中，已知的具有一致加权内核的运行中值算法用于通过3D平滑化使OD密度梯度减小。在一些实施例中，已知的具有双权加权内核的双平方算法用于通过3D平滑化使OD密度梯度减小。在一些实施例中，已知的具有柯西加权内核的反平方算法用于通过3D平滑化使OD密度梯度减小。在一些实施例中，已知的具有反距离加权内核的反距离算法用于通过3D平滑化使OD密度梯度减小。
图4C是根据一个或多个实施例的在OD密度梯度减小之前的OD密度值阵列400C的三维（3D）图形表示。OD密度值阵列400C是OD密度百分比值的>25乘>25的图块阵列。阵列400C内的OD密度百分比值以0.20的范围从最小值大约0到最大值大约0.20之间变化。
图4D是根据一个或多个实施例的在OD密度梯度减小之后的OD密度值阵列400D的三维（3D）图形表示。OD密度值阵列400D是对应于图4C中的OD密度值阵列400C的OD密度百分比值的>25乘>25的图块阵列。阵列400D内的OD密度百分比值以0.10的范围在从最小值大约0.02到最大值大约0.12之间变化。与图4C中的阵列400C相比较，阵列400D中最小值增加、最大值减小且范围减小。邻近的OD密度值之间的值的范围和差的下降使OD密度梯度减小。如图4D中所示，通过上面描述的其中一种方法执行3D平滑化以使图4B中的OD密度梯度减小。
图5A是根据一个或多个实施例的在OD密度梯度减小之前的OD密度值阵列500A。OD密度值阵列500A是由具有用底纹来图形化示出的较高OD密度和较低OD密度的9个图块图形化表示的OD密度百分比值的3乘3的图块阵列。调整OD密度值阵列500A中的每个图块的OD密度值以通过3D平滑化使OD密度梯度减小。用于比较的目的，在3D平滑化之前，选择右上角的图块502。OD密度值阵列500A被第一轮3D平滑化为降低的OD密度梯度（未示出）。
图5B是根据一个或多个实施例的在第一轮OD密度梯度减小之后的OD密度值阵列500B。图5A中的OD密度值阵列500A中的9个图块的每个图块都划分成图5B中所示的3乘3的图块阵列。用于比较的目的，图5A中的右上角的图块502划分成右上角的3乘3的图块阵列502’。相应地，OD密度值阵列500B是由具有用不同底纹表示的较高OD密度和较低OD密度的81个图块图形化表示的OD密度百分比值的9乘9的图块阵列。调整OD密度值阵列500B中的每个图块的OD密度值以通过3D平滑化使OD密度梯度减小。
图5C是根据一个或多个实施例的在第三轮OD密度梯度减小之后的OD密度值阵列500C。图5B中的OD密度值阵列500B中的81个图块的每个图块都划分成3乘3的图块阵列。用于比较的目的，在图5B中的3乘3的图块阵列502’中的右上角图块进一步划分成3乘3的图块阵列502’’并且被3D平滑化以使OD密度梯度减小。在进一步划分之后，OD密度值阵列500C成为由具有用不同底纹表示的较高OD密度和较低OD密度的729个图块图形化表示的OD密度百分比值的27乘27的图块阵列。如3乘3的图块阵列502’’中所示，调整OD密度值阵列500C中的每个图块的OD密度值以通过3D平滑化使OD密度梯度减小。在每一轮中，OD密度值500A、500B、500C的阵列进一步划分成更多图块并且被3D平滑化以使OD密度梯度减小。在每一轮中的进一步划分成更多图块和3D平滑化会导致改进的OD密度梯度和DRC故障减少的可能性。如图5A、5B和5C中所示，通过上面描述的其中一个方法执行3D平滑化以使图4B中的OD密度梯度减小。
图6A是根据一个或多个实施例的在OD密度梯度减小之前的OD密度值阵列600A。与图2A类似，OD密度值阵列600A是具有至少一个电子器件的置放布局，该电子器件具有OD602和至少一个间隙604。
图6B是根据一个或多个实施例的在OD密度梯度减小之后的OD密度值阵列600B。与图2B类似，OD密度值阵列600B是具有至少一个电子器件的置放布局，该电子器件具有OD602和至少一个代替图6A中的间隙604的伪单元604’。与图2B不同，具有OD602的至少一个电子器件的布置在图2A与图2B之间没有改变。然而，来自图6A的至少一个间隙604填充了至少一个伪单元604’。至少一个伪单元604’选择为具有与DRC检查窗口606和DRC检查窗口608中的平均OD密度类似的OD密度。DRC检查窗口606和DRC检查窗口608重叠。至少一个伪单元604’选自不同OD百分比的伪单元的库（池）以通过上面描述的其中一个方法执行3D平滑化，从而使图4B中的OD密度梯度减小。
图7A是根据一个或多个实施例的在OD密度梯度减小之前的OD密度值阵列700A。与图4A中的OD密度值阵列400A类似，OD密度值阵列700A是缺失左上角的9个图块的OD密度百分比值的21乘30的图块阵列。阵列700A内的OD密度百分比值以0.34的范围在从最小值0.15到最大值0.49之间变化。
图7B是根据一个或多个实施例的在OD密度梯度减小之后的OD密度值阵列700B。与图4B中的OD密度值阵列400B类似，OD密度值阵列700B是缺失左上角的9个图块的OD密度百分比值的21乘30的图块阵列。阵列700B内的OD密度百分比值以0.18的范围在从最小值0.21到最大值0.39之间变化。阵列700A中的OD密度值的范围0.34下降到阵列700B中的0.18（示出了OD密度梯度的下降）。如图7A和7B中所示，通过上面描述的其中一个方法执行3D平滑化以使图4B中的OD密度梯度减小。
图8是根据一些实施例的计算机***800的方框图。计算机***800包括处理器801、内存802、网络接口（I/F）806、存储器810、输入/输出（I/O）器件808和通过总线804或其他互连通信机制通信连接的一个或多个硬件部件818。
在一些实施例中，内存802包括随机存取存储器（RAM）和/或其它动态存储器件和/或只读存储器（ROM）和/或连接到总线804用于存储数据和/或由处理器801执行的指令（例如，内核814、用户空间816、内核和/或用户空间的部分）的其它静态存储器件以及它们的组件。在一些实施例中，内存802也用于存储临时变量或由处理器801执行的指令的执行期间的其它中间信息。
在一些实施例中，诸如磁盘或光盘的存储器件810连接到总线804以用于存储数据和/或指令（例如，内核814、用户空间816，等等）。I/O器件808包括输入器件、输出器件和/或用于使用户与***800互动的组合式输入/输出器件。例如，输入器件包括键盘、小型键盘、鼠标、轨迹球、轨迹板和/或用于将信息和命令传送到处理器801的光标方向键。例如，输出器件包括用于将信息传送到用户的显示器、打印机、语音合成器等等。
在一些实施例中，在本文中描述的一种或多种处理或功能由程序化为执行这样的处理的处理器（例如，处理器801）来实现。内存802、I/F806、存储器810、I/O器件808、硬件部件818和总线804中的一个或多个可操作以接收由处理器801处理的指令、数据和/或其它参数。在一些实施例中，一种或多种处理或功能由与处理器分开或代替处理器的专门配置的硬件（例如，由一个或多个专用集成电路或ASIC）来执行。一些实施例将不止一种上述处理合并入单一的ASIC中。
本说明书的一个方面涉及使集成电路（IC）半导体器件中的定义氧化层（OD）密度梯度减小的方法，所述集成电路半导体器件具有置放布局和与该置放布局相关联的一套设计规则检查（DRC）规则。该方法包括根据对应于该置放布局的OD密度信息计算***区域中的OD密度以确定OD密度梯度，以及选择伪单元并将伪单元增加到至少一个***区域以使OD密度梯度减小。
本说明书的另一个方面涉及使集成电路（IC）半导体器件中的定义氧化层（OD）密度梯度减小的方法，所述集成电路半导体器件具有置放布局和与该置放布局相关联的一套设计规则检查（DRC）规则。该方法包括根据对应于置放布局的OD密度信息计算***区域中的OD密度，并且对***区域实施三维（3D）平滑化以确定至少一个低OD密度区域和至少一个高OD密度区域。该方法还包括确定具有OD高于低OD密度区域的高OD伪单元并且将该高OD伪单元增加到低OD密度区域。该方法还包括确定具有OD低于高OD密度区域的低OD伪单元并且将该低OD伪单元增加到高OD密度区域。
本说明书的又一个方面涉及集成电路（IC）半导体器件。IC半导体器件包括高定义氧化层（OD）密度区域、低定义氧化层（OD）密度区域和高OD密度区域与低OD密度区域中的伪单元，其中，伪单元使OD密度梯度减小。
本领域的普通技术人员将容易地看到公开的实施例实现上述的一个或多个优势。在阅读了前述说明书之后，本领域的普通技术人员将能够影响等同的各种改变、替换和如本文中广泛地公开的各种其它实施例。因此目的在于，仅由所附权利要求及其等同包含的定义来限制本文中要求授予的保护。

Claims (18)

1.一种半导体器件的制作方法，包括：
提供集成电路(IC)半导体器件的设计，所述集成电路半导体器件具有置放布局和与所述置放布局相关联的一套设计规则检查(DRC)规则；
根据对应于所述置放布局的定义氧化层OD密度信息计算***区域中的OD密度以确定OD密度梯度；以及
选择伪单元并将所述伪单元增加到至少一个***区域以使所述OD密度梯度减小，其中，将所述伪单元增加到所述至少一个***区域包括：
第一轮平滑，所述第一轮平滑包括：
将至少一个伪单元增加到所述至少一个***区域；以及
第二轮平滑，所述第二轮平滑包括：
将所述至少一个***区域分割成至少两个子区域；
识别所述至少两个子区域中的子区域的每一个作为高密度子区域或低密度子区域；
将至少一个高密度伪单元增加到所述低密度子区域；以及
将至少一个低密度伪单元增加到所述高密度子区域，其中，所述至少一个高密度伪单元具有的OD密度大于所述低密度子区域的OD密度，并且所述至少一个低密度伪单元具有的OD密度小于所述高密度子区域的OD密度。
2.根据权利要求1所述的方法，其中，计算所述OD密度包括：从包含所述置放布局中的至少一个单元的描述的单元库收集所述OD密度信息。
3.根据权利要求1所述的方法，其中，所述***区域是设计规则检查(DRC)的检查窗口。
4.根据权利要求1所述的方法，其中，所述至少一个高密度伪单元选自填充单元和去耦单元。
5.根据权利要求1所述的方法，其中，所述至少一个低密度伪单元选自填充单元和边界单元。
6.根据权利要求1所述的方法，还包括：对所述至少一个***区域实施三维(3D)平滑化。
7.根据权利要求6所述的方法，其中，所述3D平滑化包括应用高斯加权内核。
8.一种半导体器件的制作方法，包括：
根据对应于集成电路(IC)的置放布局的定义氧化层OD密度信息计算***区域中的OD密度；
对所述***区域实施三维(3D)平滑化以确定至少一个低OD密度区域和至少一个高OD密度区域；
确定OD高于所述低OD密度区域的第一高OD伪单元并且将所述第一高OD伪单元增加到所述低OD密度区域；以及
确定OD低于所述高OD密度区域的第一低OD伪单元并且将所述第一低OD伪单元增加到所述高OD密度区域；
将所述高OD密度区域或所述低OD密度区域分别分割为至少两个子区域；
确定所述至少两个子区域中的子区域的每一个作为高密度子区域或低密度子区域；
将至少一个第二高OD密度伪单元增加到所述低密度子区域；以及
将至少一个第二低OD密度伪单元增加到所述高密度子区域。
9.根据权利要求8所述的方法，其中，收集所述OD密度信息包括：从包含所述置放布局中的至少一个单元的描述的单元库收集所述OD密度信息。
10.根据权利要求8所述的方法，其中，所述***区域是设计规则检查(DRC)的检查窗口。
11.根据权利要求8所述的方法，其中，所述第一高OD密度伪单元选自填充单元和去耦单元。
12.根据权利要求8所述的方法，其中，所述第一低OD密度伪单元选自填充单元和边界单元。
13.根据权利要求8所述的方法，其中，实施三维(3D)平滑化包括应用高斯加权内核。
14.一种集成电路IC半导体器件，包括：
高定义氧化层OD密度区域；
低定义氧化层OD密度区域；以及
所述高OD密度区域和所述低OD密度区域中的伪单元，其中，对应于三维(3D)平滑化增加所述伪单元以使OD密度梯度减小；
其中，所述高OD密度区域和所述低OD密度区域分别包括至少两个子区域，并且所述至少两个子区域中的子区域的每一个作为高密度子区域或低密度子区域，所述高密度子区域包括至少一个第一子伪单元，所述低密度子区域包括至少一个第二子伪单元。
15.根据权利要求14所述的IC半导体器件，其中，所述低OD密度区域中的所述伪单元具有高于所述低OD密度区域的OD密度。
16.根据权利要求15所述的IC半导体器件，其中，所述低OD密度区域中的所述伪单元选自填充单元和去耦单元。
17.根据权利要求14所述的IC半导体器件，其中，所述高OD密度区域中的所述伪单元具有低于所述高OD密度区域的OD密度。
18.根据权利要求17所述的IC半导体器件，其中，所述高OD密度区域中的所述伪单元选自填充单元和边界单元。
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