CN104597802A - 一种超高采样率可重现数据采集*** - Google Patents

一种超高采样率可重现数据采集*** Download PDF

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Abstract

本发明提供了一种超高采样率可重现数据采集***，该***包括ADC模数转换芯片、嵌入式CPU、FPGA处理单元以及数据存储器，通过FPGA的DCM单元产生n个相位相差2π/n的时钟信号，每一次数据采集时给ADC不同相位的时钟信号，实现不同相位的数据采集，最后在FPGA中将不同相位的数据采集结果组合起来，共同组成ADC采样率n倍的高采样率数据采集结果。其中，对每一个相位的数据采集进行多次重复采集以进行滤波处理，可以消除噪声，进一步提高数据采集***的性能。该***实现了一个低速率的模数转换芯片进行高采样率数据采集的工作，***控制简单，对FPGA的运算能力要求较低，易于实现，且采集的数据精度较高。

Description

一种超高采样率可重现数据采集***
技术领域
本发明涉及一种数据采集***，特别涉及一种超高采样率可重现数据采集***。
背景技术
现代电子技术的飞速发展，使得嵌入式处理器性能不断提升，例如当前的ARM系列嵌入式处理器，其性能已经不亚于两三年前的PC处理器。这些高速的嵌入式处理器衍生了越来越多的嵌入式高速数据处理***。然而，对数据进行采样量化的模数转换芯片的性能提升却远远落后于处理器性能提升的速度。因此如何实现高速，精确，大数据量的数据采集数据成为现代嵌入式数据处理***的关键和瓶颈所在。
数据采集单元通常采用模数转换芯片(ADC) 对模拟信号进行采样量化转换为数字型号之后进行采集，而其采样的速度，即采样率就受限于模数转换芯片的采样率参数。为了实现超高速的数据采集，通常的做法是采用多块模数转换芯片组成AD转换阵列，每块转换芯片接不同相位的采样时钟，然后再采用FPGA将不同的相位的采样结果组合起来，合成一个高采样率的采样结果，如专利号为CN202033737U的中国实用新型专利中方法，即为利用两个采样速率为125MSPS的A/D转换器并行交替采样一路信号，实现了250MSPS的采样速率。但是，这种多块AD转换芯片分相位采集的办法需要多块AD芯片和较多的FPGA管脚，成本较高并且容易造成FPGA资源不足。另外从性能上来看，多块AD芯片数据采集***还会因为各个AD芯片的一些参数差异而造成不同相位之间有一定的幅度和直流偏置的差异，从而造成最终合成的信号失真较大。
可重现数据采集，是指待采集的数据可以重复出现，即可以重复采集，很多嵌入式测量应用中的数据都具有这一特性，例如激光测距仪。本发明针对这种数据采集应用场合，提出了一种采用低采样率模数转换芯片通过多次重复采集实现高采样率数据采集的方法。
发明内容
本发明的目的在于提供一种超高采样率可重现数据采集***，以解决现有的采用多个低采样率的模数转换芯片进行数据采样所存在的信号失真较大，易于造成FPGA资源不足的问题。
本发明的第二目的在于，提供一种超高采样率可重现数据采集***，以实现通过一个低采样率的模数转换芯片通过多次重复采集数据实现超高采样率的数据采集。
为实现上述目的，本发明提供了一种超高采样率可重现数据采集***，包括一模数转换芯片、嵌入式CPU、FPGA处理单元以及数据存储器，所述FPGA处理单元包括ADC接口模块、多相位时钟产生模块、数据处理模块、MIG内存接口模块、CPU数据读写模块以及CPU控制寄存器；
所述嵌入式CPU用于向所述CPU控制寄存器中写入采集相位信号和采集开始信号；
CPU控制寄存器用于将所述采集相位信号和采集开始信号传送给所述多相位时钟产生模块；所述多相位时钟产生模块用于根据接收的采集开始信号产生n个相位相差为2π/n的时钟信号，并根据接收的采集相位信号选取该n个时钟信号中的第i路信号输入所述模数转换芯片，i、n为正整数，且1≤i≤n；
所述模数转换芯片用于根据收到的第i路时钟信号进行数据采集并将采集的第i路数据输入所述ADC接口模块；
所述ADC接口模块用于对采集的第i路数据进行数据缓存和时钟同步处理，并将处理后的第i路数据输入所述数据处理模块；
所述MIG内存接口模块用于对所述数据存储器中的第i路数据进行读写操作；
所述数据存储器用于存储所述MIG内存接口模块写入的第i路数据；
所述数据处理模块用于对输入的处理后的第i路数据进行滤波降噪处理得到滤波降噪的第i路数据，同时所述数据处理模块将滤波降噪的第i路数据与所述MIG内存接口模块读取的来自数据存储器的第i路数据进行加权平均运算，得到加权平均后的第i路数据，并通过所述MIG内存接口模块将加权平均后的第i路数据写入数据存储器；
其中，所述模数转换芯片为低速率ADC模数转换芯片，每次数据采集时，所述嵌入式CPU通过所述FPGA处理单元控制所述模数转换芯片完成n个时钟信号的n路数据采集并将得到的n路数据分别写入数据存储器；
所述CPU数据读写模块用于将所述数据存储器中的n路数据按相位组合，得到最终的高分辨率采样数据，并通过CPU控制寄存器将最终的高分辨率采样数据数据输入嵌入式CPU。
较佳地，所述多相位时钟产生模块包括一相位选择寄存器及一DCM时钟管理单元，所述DCM时钟管理单元用于根据接收的采集开始信号产生n个相位相差为2π/n的时钟信号，并将该n路时钟信号输入所述相位选择寄存器；所述相位选择寄存器根据接收的采集相位信号将该n个时钟信号中的第i路时钟信号输入所述模数转换芯片。
较佳地，数据存储器包括n个数据存储区，分别为相位0数据存储区至相位n数据存储区；其中，相位i数据存储区用于存储第i路时钟信号作用下写入的数据。
较佳地，所述数据处理模块进行的加权平均运算具体为：将相位i新采集的数据与系数w0相乘，将所述数据存储器存储的相位i的数据与w1相乘，再将两路相乘后的数据相加，即得到加权平均后的相位i的新数据。
本发明的***设计方案原理是通过FPGA的DCM单元产生n个相位相差2π/n的时钟信号，每一次数据采集时给ADC不同相位的时钟信号，实现不同相位的数据采集，最后在FPGA中将不同相位的数据采集结果组合起来，共同组成ADC采样率n倍的高采样率数据采集结果。其中，对每一个相位的数据采集进行多次重复采集以进行滤波处理，可以消除噪声，进一步提高数据采集***的性能。
       本方案主要由一个低速率的模数转换芯片，FPGA，数据存储器和嵌入式CPU共同组成，其中ADC完成数据的采样量化，FPGA负责完成主要的控制和数据处理操作，数据存储器负责存储采集的数据。该***实现了一个低速率的模数转换芯片进行高采样率数据采集的工作，***控制简单，对FPGA的运算能力要求较低，易于实现，且采集的数据精度较高。
附图说明
图1为本发明的基本原理示意图；
图2为本发明优选实施例的超高采样率可重现数据采集***组成示意图；
图3A为本发明优选实施例的多相位时钟模块组成结构示意图；
图3B为与图3A中的多相位时钟模块组成结构对应的时钟信号关系图；
图4为数据处理模块的加权平均处理过程示意图。
具体实施方式
为更好地说明本发明，兹以一优选实施例，并配合附图对本发明作详细说明，具体如下：
参见图1所示，每次数据采集中进行4次采样。当采用低采样率的模数转换芯片ADC对数据进行采集时，第一次采集图1中标号为1的箭头对应的采样点，即A、E和I点；第二次采样采集标号2对应箭头的采样点，即B、F、J点；第三次采样采集标号3对应箭头的采样点，即C、G点，第四次采样采集标号4对应箭头的采样点，即D、H点。通过FPGA将这四次采样的结果组合起来，就得到上图中A、B、C、D、E、F、G、H、I及J的一个四倍采样率的采样信号。本实施例以4个时钟信号进行采样，通过4组相位相差90度的时钟分为4次采样，分别采集到对应于图1中标号为1，2，3，4的箭头对应的采样点，再在FPGA中进行组合，就可以实现4倍采样率的高速采集。
本实施例所提供的超高采样率可重现数据采集***如图2所示，该***包括一模数转换芯片10、嵌入式CPU20、FPGA处理单元30以及数据存储器40， FPGA处理单元30包括ADC接口模块31、多相位时钟产生模块32、数据处理模块33、MIG内存接口模块34、CPU数据读写模块35以及CPU控制寄存器36；其中，多相位时钟产生模块32包括一相位选择寄存器321及一DCM时钟管理单元322。
该***工作时，由CPU控制寄存器36传送采集相位信号和采集开始信号至多相位时钟产生模块32。如图3A所示，多相位时钟产生模块32中的DCM时钟管理单元322根据接收的采集开始信号（clk_in）产生4个相位相差为π/2的时钟信号，并将该4路时钟信号输入相位选择寄存器321。这四路信号如图3B所示，分别为相位0（clk 0），相位90度（clk 90），相位180度（clk 180）及相位270度（clk 270）四路时钟信号。相位选择寄存器321根据接收的采集相位信号选择该4个时钟信号中的第i路时钟信号（相位为πi/2）作为ADC采样时钟输入模数转换芯片10以及ADC接口模块31。本实施例中，i为正整数，且1≤i≤4。
模数转换芯片10根据收到的第i路时钟信号以该时钟信号为时钟基准进行数据采集并将采集的第i路数据输入ADC接口模块31；
ADC接口模块31对采集的第i路数据进行数据缓存，并根据所接收的来自多相位时钟产生模块32的第i路时钟信号相结合做时钟同步处理，并将时钟同步处理后的数据输入数据处理模块33。
MIG内存接口模块34对数据存储器40中的第i路数据执行读写操作。
数据存储器40用于存储MIG内存接口模块34写入的第i路数据。
数据处理模块33对输入的时钟同步处理后的第i路数据进行滤波降噪处理得到滤波降噪的第i路数据，同时数据处理模块33将滤波降噪的第i路数据与通过MIG内存接口模块34读取的来自数据存储器40的第i路数据进行加权平均运算，得到加权平均后的第i路数据，并将加权平均后的第i路数据通过MIG内存接口模块34写入数据存储器40。
其中，模数转换芯片10为低速率的ADC模数转换芯片，本实施例中的ADC模数转换芯片的数据采样速率为125MSPS。采用本***进行数据采集的过程中，每次数据采集时，嵌入式CPU20通过FPGA处理单元30控制模数转换芯片10完成4个时钟信号的数据采集，并将得到的4种不同相位的数据分别写入数据存储器40。
嵌入式CPU20发送获取数据指令给CPU控制寄存器36，CPU控制寄存器36发送控制指令给CPU数据读写模块，由CPU数据读写模块35将数据存储器中所存储的数据按相位组合，得到最终的高分辨率采样数据，该采样数据的采样速率为4×125MSPS=500 MSPS，并再次通过CPU控制寄存器36将最终的高分辨率采样数据数据输入嵌入式CPU20，即完成一次的数据采集工作。
如图4所示，数据存储器40包括4个数据存储区，分别为相位0数据存储区、相位1数据存储区、相位3数据存储区及相位4数据存储区。其中，相位i数据存储区用于存储第i路时钟信号作用下写入的数据。数据处理模块33的加权平均运算具体为将相位i新采集的数据与系数w0相乘，将数据存储器40存储的相位n的数据与w1相乘，再将两路相乘后的数据相加，即得到处理过的相位i（第i路）的新数据（即加权平均后的第i路数据）。其中，加权值w0和w1可以根据不同的需求通过嵌入式CPU设置，实现灵活的降噪处理。
当然，本发明不以上述实施例为限，具体实施时，每次数据采集可以进行n个相位差为2π/n的时钟信号的低采样率的数据采集，n为大于1的整数。相应地，其余器件性能参数也不受上述实施例限制。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何本领域的技术人员在本发明揭露的技术范围内，对本发明所做的变形或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述的权利要求的保护范围为准。

Claims (4)

1.一种超高采样率可重现数据采集***，其特征在于，包括一模数转换芯片、嵌入式CPU、FPGA处理单元以及数据存储器，所述FPGA处理单元包括ADC接口模块、多相位时钟产生模块、数据处理模块、MIG内存接口模块、CPU数据读写模块以及CPU控制寄存器；
所述嵌入式CPU用于向所述CPU控制寄存器中写入采集相位信号和采集开始信号；
CPU控制寄存器用于将所述采集相位信号和采集开始信号传送给所述多相位时钟产生模块；所述多相位时钟产生模块用于根据接收的采集开始信号产生n个相位相差为2π/n的时钟信号，并根据接收的采集相位信号选取该n个时钟信号中的第i路信号输入所述模数转换芯片，i、n为正整数，且1≤i≤n；
所述模数转换芯片用于根据收到的第i路时钟信号进行数据采集并将采集的第i路数据输入所述ADC接口模块；
所述ADC接口模块用于对采集的第i路数据进行数据缓存和时钟同步处理，并将处理后的第i路数据输入所述数据处理模块；
所述MIG内存接口模块用于对所述数据存储器中的第i路数据进行读写操作；
所述数据存储器用于存储所述MIG内存接口模块写入的第i路数据；
所述数据处理模块用于对输入的处理后的第i路数据进行滤波降噪处理得到滤波降噪的第i路数据，同时所述数据处理模块将滤波降噪的第i路数据与所述MIG内存接口模块读取的来自数据存储器的第i路数据进行加权平均运算，得到加权平均后的第i路数据，并通过所述MIG内存接口模块将加权平均后的第i路数据写入数据存储器；
其中，所述模数转换芯片为低速率ADC模数转换芯片，每次数据采集时，所述嵌入式CPU通过所述FPGA处理单元控制所述模数转换芯片完成n个时钟信号的n路数据采集并将得到的n路数据分别写入数据存储器；
所述CPU数据读写模块用于将所述数据存储器中的n路数据按相位组合，得到最终的高分辨率采样数据，并通过CPU控制寄存器将最终的高分辨率采样数据数据输入嵌入式CPU。
2.根据权利要求1所述的超高采样率可重现数据采集***，其特征在于，所述多相位时钟产生模块包括一相位选择寄存器及一DCM时钟管理单元，所述DCM时钟管理单元用于根据接收的采集开始信号产生n个相位相差为2π/n的时钟信号，并将该n路时钟信号输入所述相位选择寄存器；所述相位选择寄存器根据接收的采集相位信号将该n个时钟信号中的第i路时钟信号输入所述模数转换芯片。
3.根据权利要求1所述的超高采样率可重现数据采集***，其特征在于，数据存储器包括n个数据存储区，分别为相位0数据存储区至相位n数据存储区；其中，相位i数据存储区用于存储第i路时钟信号作用下写入的数据。
4.根据权利要求1所述的超高采样率可重现数据采集***，其特征在于，所述数据处理模块进行的加权平均运算具体为：将相位i新采集的数据与系数w0相乘，将所述数据存储器存储的相位i的数据与w1相乘，再将两路相乘后的数据相加，即得到加权平均后的相位i的新数据。
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