CN104583958A - 用于sha256算法的消息调度的指令集 - Google Patents

Abstract

处理器包括第一执行单元，该第一执行单元用于接收并执行第一指令，该第一指令用于处理安全散列算法256(SHA256)消息调度操作的第一部分，第一指令具有：第一操作数，该第一操作数与用于存储第一组消息输入的第一存储位置相关联；以及第二操作数，该第二操作数与用于存储第二组消息输入的第二存储位置相关联；该处理器进一步包括第二执行单元，该第二执行单元用于接收并执行第二指令，该第二指令用于处理所述SHA256消息调度操作的第二部分，第二指令具有：第三操作数，该第三操作数与用于存储该第一部分的中间结果和第三组消息输入的第三存储位置相关联；以及第四操作数，该第四操作数与用于存储第四组消息输入的第四存储位置相关联。

Description

用于SHA256算法的消息调度的指令集

技术领域

本发明的各实施例总体涉及指令处理装置。更具体地说，本发明的各实施例涉及用于处理SKEIN-256安全散列算法的指令处理装置。

背景技术

SHA代表安全散列算法。它是由经国家***(NSA)设计，并经国家标准技术局(NIST)发布的五个散列函数组成的。这五个散列函数之一是SHA-2。SHA-2是由NSA旨在提供比SHA-1算法更高安全等级而开发的安全散列函数的集合，包括SHA 224、SHA 256、SHA 384和SHA 512。SHA 224和SHA 256是基于生成224位和256位摘要的32位字长的类似算法。SHA 384和SHA 512基于64位字，并且生成384位和512位的摘要。

依赖进位传递加法以及逻辑操作和循环的SHA-2算法在计算上比SHA1更复杂。用于一轮SHA-2操作的关键路径由四个连续的传递加法组成，加法器的输入由复杂的逻辑和循环函数来确定。图1描绘了SHA-2算法的细节。A、B、C、D、E、F、G和H表示8个状态字(对于SHA224/256是32位的，而对于SHA384/512是64位的)。对于每一个迭代执行下列操作：

$\mathrm{Ch}(E,F,G)=\left(\mathrm{E\ΛF}\right)\⊕(\⫬\mathrm{E\ΛG})$

$\mathrm{Ma}(A,B,C)=\left(\mathrm{A\ΛB}\right)\⊕\left(\mathrm{A\ΛC}\right)\⊕\left(\mathrm{B\ΛC}\right)$

${\mathrm{\Σ}}_0\left(A\right)=(A>>>2)\⊕(A>>>13)\⊕(A>>>22)$

${\mathrm{\Σ}}_1\left(E\right)=E>>>6)\⊕(EE>>>11)\⊕(E>>>25)$

对于SHA-512，按位的循环使用不同的常数。在本示例中，给定的数值是针对SHA-256的。可在轮的关键路径之前执行常数K加Wi消息输入加法。依赖于先前的消息输入的经循环的副本来形成以下消息输入的用于SHA-2算法的消息调度函数也比SHA-1更复杂：

对于i从16到63

s0:＝(w[i-15]ROTR 7)XOR(w[i-15]ROTR 18)XOR(w[i-15]SHR 3)

s1:＝(w[i-2]ROTR 17)XOR(w[i-2]ROTR 19)XOR(w[i-2]SHR 10)

w[i]:＝w[i-16]+s0+w[i-7]+s1

其中，ROTR(也用作“>>>”)表示按位的右循环运算符；SHR表示按位的右移位运算符；而XOR表示按位的异或运算符。

对于SHA-256，每一个迭代执行如下：

∑₀:＝(a ROTR 2)XOR(a ROTR 13)XOR(a ROTR 22)

maj:＝(a AND b)XOR(a AND c)XOR(b AND c)

t2:＝∑₀+maj

∑₁:＝(e ROTR 6)XOR(e ROTR 11)XOR(e ROTR 25)

ch:＝(e AND f)XOR((NOT e)AND g)

t1:＝h+∑₁+ch+k[i]+w[i]

h:＝g

g:＝f

f:＝e

e:＝d+t1

d:＝c

c:＝b

b:＝a

a:＝t1+t2

用于第1到16轮的消息输入w[i]是32位x16＝512位的数据块。用于第17到64轮的w[i]必须经导出。为每一轮指定常数K，可在实际的轮迭代之前计算用于每一轮的W[i]+K[i]值。关于SHA-2规范的进一步的详细信息可在联邦信息处理标准出版物(FIPS PUB 180-3，2008年10月出版)公布的安全散列标准中找到。

轮处理需要8个(32位)状态变量A到H。横跨两个128位寄存器来分隔这些变量是可能的。然而，为了能够在数据路径中计算完整的轮，我们也需要w[i]+k[i]输入。即便w[i]和k[i]能够更早地相加，也引进我们在2源处理器中不能使用的至少另一源操作数。一个选项将是在每一轮之前将WK值加到H，并且让指令来处理一轮。这将增加会限制吞吐量的指令，更重要的是，会直接增加轮的等待时间(latency)。在前一轮完成之前，下一轮不能开始。如果我们在单指令多数据(SIMD)单元中具有1周期和3周期流水线，则在最好的情况下，我们将被限于每轮1+3周期。在先前的设计中，我们提出了利用两个操作数的在128位寄存器集合上的指令集，通过对状态变量仔细的分区操作，注入WK值以及每条指令计算多轮，该指令集能够实现每轮3周期。仍缺乏高效的方法来执行上述操作。

附图说明

在所附附图的图中以示例的方式而不是限制的方式来说明本发明的各实施例，其中，同样的附图标记指示类似的元素。

图1描绘了SHA-2算法的细节。

图2是根据本发明的一个实施例的处理器或处理器核的执行流水线的框图。

图3是示出根据一个实施例的SHA-256的***作的框图。

图4是示出根据一个实施例的SHA-256操作的过程的框图。

图5是示出根据一个实施例的用于执行SHA-2消息调度操作的方法的流程图。

图6是示出根据另一实施例的用于执行SHA-2消息调度操作的方法的流程图。

图7是示出根据一个实施例的SHA256操作的过程的伪代码。

图8A和8B示出根据某些实施例的用于SHA512操作的替代性指令。

图9A示出根据本发明的一个实施例的示例性高级向量扩展(AVX)指令格式。

图9B示出根据本发明的另一实施例的示例性高级向量扩展(AVX)指令格式。

图9C示出根据本发明的另一实施例的示例性高级向量扩展(AVX)指令格式。

图10A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图。

图10B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。

图11A是示出根据本发明的一个实施例的示例性专用向量友好指令格式的框图。

图11B是示出根据本发明的另一实施例的通用向量友好指令格式的框图。

图11C是示出根据本发明的另一实施例的通用向量友好指令格式的框图。

图11D是示出根据本发明的另一实施例的通用向量友好指令格式的框图。

图12是根据本发明的一个实施例的寄存器架构的框图。

图13A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。

图13B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。

图14A是根据本发明的一个实施例的处理器核的框图。

图14B是根据本发明的另一实施例的处理器核的框图。

图15是根据本发明的各实施例的处理器的框图。

图16是根据本发明的一个实施例的***的框图。

图17是根据本发明的实施例的更具体的示例性***的框图。

图18是根据本发明的另一实施例的更具体的示例性***的框图。

图19是根据本发明的实施例的SoC的框图。

图20是根据本发明的实施例的对比使用软件指令转换器将源指令集中的二进制指令变换成目标指令集中的二进制指令的框图。

具体实施方式

将参考以下所讨论的细节来描述本发明的各实施例和方面，并且所附附图将说明各实施例。下列描述和附图是说明本发明的，并且不应当被解释为限制本发明。描述许多具体的细节以提供对本发明的各实施例的透彻理解。然而，在某些实例中，不描述公知的或常规的细节，以便提供本发明的实施例的简洁的讨论。

说明书中提到“一个实施例”或“一实施例”意思是结合该实施例所描述的特定的特征、结构或特性能够被包括在本发明的至少一个实施例中。在本说明书的多处出现的短语“在一个实施例中”不一定全部都指相同的实施例。

根据一些实施例，新指令集架构(ISA)用于响应于单条指令(例如，单指令多数据或SIMD指令)来执行一轮或多轮上文所述的SHA-2操作，以提高SHA-2计算的效率。利用使用具有两个源的限制的128位寄存器(如，XMM寄存器)的针对SHA256轮处理的新指令，可在3周期流水线处理器或处理器核中执行该新指令。此外，定义了利用具有两个源操作数的限制的128位SIMD的针对SHA256消息调度的新指令。

图2是根据本发明的一个实施例的处理器或处理器核的执行流水线的框图。参考图2，处理器100可表示任何种类的指令处理装置。例如，处理器100可以是通用处理器。处理器100可以是各种复杂指令集计算(CISC)处理器、各种精简指令集计算(RISC)处理器、各种超长指令字(VLIW)处理器中的任何处理器，可以是上述处理器的混合或者可以完全是其他类型的处理器。处理器100也可表示一个或多个处理器核。

处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例如，这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用无序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用无序核的中央处理单元(CPU)；以及2)包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机***架构，其可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐量)逻辑等专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的芯片上***。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

在一个实施例中，处理器100包括但不限于指令解码器101以及一个或多个执行单元102。指令解码器101用于接收和解码来自指令取出单元(未示出)的指令103。指令解码器102可生成并输出反映指令或从指令导出的一个或多个微操作、微代码、进入点、微指令、其他指令或其他控制信号。指令解码器102可使用各种不同的机制来实现。合适机制的示例包括但不限于，微代码只读存储器(ROM)、查找表、硬件实现、可编程逻辑阵列(PLA)等。

执行单元102可包括算术逻辑单元或能够基于指令执行操作的另一类型的逻辑单元。作为指令解码器102对指令进行解码的结果，执行单元102可接收反映指令或从指令导出的一个或多个微操作、微代码进入点、微指令、其他指令或其他控制信号。执行单元102可由于指示一个或多个源操作数(SRC)的指令而操作，并且用于将结果存储到指令所指示的寄存器集合的一个或多个目的地操作数(DEST)中。执行单元102可包括可操作用于执行指令或从指令导出的其他控制信号并相应地执行操作的电路或其他执行逻辑(例如，与硬件和/或固件相结合的软件)。执行单元102可表示诸如逻辑单元、算术逻辑单元(ALU)、算术单元、整数单元等之类的任何种类的执行单元。

源操作数和目的地操作数中的一些或全部可以被存储在寄存器集合的寄存器中或存储器中。寄存器集合可以是寄存器组以及潜在的诸如状态寄存器、标志寄存器等之类的其他寄存器的部分。寄存器可以是能用于存储数据的存储位置或设备。寄存器集合常常可在物理上与执行单元一起位于管芯上。寄存器从处理器外部或从编程者的视角来看可以是可见的。例如，指令可指定存储在寄存器中的操作数。多种不同类型的寄存器可适用，只要它们能够存储并提供在此所述的数据。寄存器可以被重命名，也可以不被重命名。合适寄存器的示例包括但不限于，专用物理寄存器、使用寄存器重命名的动态分配的物理寄存器、以及专用物理寄存器和动态分配物理寄存器的组合，等等。或者，源操作数和目的地操作数中的一个或多个可存储在除寄存器之外的诸如***存储器中的位置之类的存储位置中。

往回参考图2，根据一个实施例，执行单元102包括一个或多个SHA-2单元106，用以响应于由指令解码器101接收并提供的第一指令，使用存储在一个或多个寄存器104中的诸如SHA-2状态A到H、消息输入(w)以及相应常数Wt和Kt之类的数据110来执行一轮或多轮SHA-2***作。响应于一条或多条SIMD指令来执行一轮或多轮SHA-2***作。SHA-2***作的轮数取决于处理器流水线的具体设计或配置(如，流水线等待时间要求)，该轮数可被配置成将优化处理器流水线的总体性能的适当的数量。出于说明的目的，假设执行两轮SHA-2***作。将会理解，只要诸如具有合适尺寸的寄存器或存储器之类的所需资源是可用的，则也能够执行更多或更少轮的SHA-2***作。

根据一个实施例，在128位数据路径中，使用多条SIMD指令来执行两轮SHA-2***作：1)SHA2_IN；2)SHA2_LO；以及3)SHA2_HI指令。这三条指令的执行完成至少两轮SHA256操作，伴随着针对两轮的六周期关键路径：SHA_IN 3周期流水线及跟随的SHA2_LO 3周期流水线。SHA2_HI和消息调度(MSG1SHA256和MSG2SHA256)操作被隐藏在SHA2_IN和SHA2_LO指令的执行之内(例如，被并行地执行)。所有这些指令利用具有至少128位的操作数，例如，XMM寄存器。贯穿本申请的通篇，XMM寄存器被用作128位寄存器的示例。

在一个实施例中，指令SHA_IN可定义如下：

SHA2_IN XMM0,XMM1

SHA_IN指令执行针对之后两轮的部分计算，以注入用于两轮的消息加常数。在该指令中，XMM0是源/目的地寄存器。作为输入的XMM0存储SHA2状态E、F、G和H。XMM1存储用于两轮的WK2和WK1。具体来说，根据一个实施例，作为输入的SHA2状态按如下方式存储在XMM0寄存器中：

XMM0[127:96]＝E

XMM0[95:64]＝F

XMM0[63:32]＝G

XMM0[31:0]＝H

包括状态E和F以及中间结果X和Y的这些操作的输出存储在作为目的地寄存器的XMM0中。根据一个实施例，作为输出的目的地寄存器XMM0定义如下：

XMM0[127:96]＝E

XMM0[95:64]＝F

XMM0[63:32]＝X＝WK2+G

XMM0[31:0]＝Y＝WK1+H+Ch(E,F,G)+∑(E)

在一个实施例中，指令SHA_LO可定义如下：

SHA2_LO XMM0,XMM1

对于当前轮，SHA2_LO从输入[A,B,C,D]和[E,F,G,H]中部分地计算出两轮的SHA256状态E、F、G和H，它们被称为更新的E、F、G和H。在该指令中，XMM0是源/目的地寄存器。作为输入的XMM0按如下方式存储从上述SHA2_IN指令计算所得的SHA2状态E、F、X和Y：

XMM0[127:96]＝E

XMM0[95:64]＝F

XMM0[63:32]＝X

XMM0[31:0]＝Y

XMM1存储输入状态A、B、C和D。具体来说，根据一个实施例，作为输入的SHA2状态按如下方式存储在XMM1寄存器中：

XMM1[127:96]＝A

XMM1[95:64]＝B

XMM1[63:32]＝C

XMM1[31:0]＝D

在执行了指令SHA_LO之后，根据一个实施例，作为输出的XMM0定义如下：

XMM0[127:96]＝更新的E

XMM0[95:64]＝更新的F

XMM0[63:32]＝更新的G

XMM0[31:0]＝更新的H

在一个实施例中，指令SHA_HI可定义如下：

SHA2_HI XMM0,XMM1

对于当前轮，SHA2_HI从输入[A,B,C,D]和[E,F,G,H]中部分地计算出两轮的SHA256状态A、B、C和D，它们被称为更新的A、B、C和D。在该指令中，XMM0是源/目的地寄存器。根据一个实施例，作为输入的XMM0按如下方式存储SHA2原始的状态A、B、C和D：

XMM0[127:96]＝A

XMM0[95:64]＝B

XMM0[63:32]＝C

XMM0[31:0]＝D

根据一个实施例，作为输入的XMM1按如下方式存储E、F、X和Y(它们通过SHA2_IN计算出)：

XMM1[127:96]＝E

XMM1[95:64]＝F

XMM1[63:32]＝X

XMM1[31:0]＝Y

根据一个实施例，作为输出的XMM0定义如下：

XMM0[127:96]＝更新的A

XMM0[95:64]＝更新的B

XMM0[63:32]＝更新的C

XMM0[31:0]＝更新的D

图3是示出根据一个实施例的用于SHA2***作的执行流水线的示例的框图。***300配置成用于处理指令SHA2_IN、SHA2_LO和SHA2_HI，其中，可在不同的流水线级中执行微代码301-303。

根据另一个实施例，响应于指令，SHA-2单元106配置成用于执行SHA-2消息调度操作以生成用于下一周期(例如，在下一SIMD指令周期中的一轮或多轮SHA-2***作)的多个消息输入。在一个实施例中，取决于处理器流水线的具体设计或配置，可能存在准备用于下一SIMD周期的多个消息输入所需的两条指令。在支持至少两轮SHA-2***作的过程中，第一指令包括用于存储至少8个先前的消息输入的两个操作数，并且在执行该第一指令之后，生成中间结果，并将该中间结果返回到这两个操作数中之一中所指定的寄存器中。第二指令将从第一指令中生成的中间结果以及至少4个先前的消息输入作为一个操作数中的输入。第二指令的另一操作数指定至少4个其他先前的消息输入。最终结果表示用于下一SIMD周期的4个消息输入。在一个实施例中，在消息调度操作中所涉及的寄存器具有至少128位。

为了跟上上述多个轮指令，根据一个实施例，提供执行SHA-256消息调度的两条专用指令，在本文中称为指令MSG1SHA256和MSG2SHA256。MSG1SHA256和MSG2SHA256按如下方式计算用于第16到63轮的字w(i)：

s0＝(w(i-15)>>7)XOR(w(i-15)>>18)XOR(w(i-15)>3)

s1＝(w(i-2)>>17)XOR(w(i-2)>>19)XOR(w(i-2)>10)

w[i]＝w(i-16)+s0+w(i+7)+s1

msgl＝w(i-16)+s0

msgl＝w(i-16)+((w(i-15)>>7)XOR(w(i-15)>>18)XOR(w(i-15)>3))

w[i]＝msgl(i-16)+w(i-7)+s1

在一个实施例中，指令MSG1SHA256可定义如下：

MSG1SHA256XMM0,XMMl

其中寄存器XMM0和XMM1表示具有至少128位的寄存器，诸如可从英特尔AVX处理器族中获得的那些XMM寄存器。XMM0是源/目的地寄存器，而XMM1是源寄存器。指令MSG1SHA256执行用于之后的四个SHA256消息输入的中间计算。

在一个实施例中，输入XMM0表示消息w(i-13),w(i-14),w(i-15)和w(i-16)。XMM0的格式的实施例可定义如下：

XMM0[127:96]＝w(i-13)

XMM0[95:64]＝w(i-14)

XMM0[63:32]＝w(i-15)

XMM0[31:00]＝w(i-16)

输入XMM1表示消息w(i-9)、w(i-10)、w(i-11)和w(i-12)。XMM1的格式的实施例可定义如下：

XMM1[127:96]＝w(i-9)

XMM1[95:64]＝w(i-10)

XMM1[63:32]＝w(i-11)

XMM1[31:00]＝w(i-12)

输出XMM0表示w(i-13)+s0(w(i-12))、w(i-14)+s0(w(i-13))、w(i-15)+s0(w(i-14))和w(i-16)+s0(w(i-15))。XMM0的格式的实施例可定义如下：

XMM0[127:96]＝msgl(i-13)＝w(i-13)+s0(w[i-12])

XMM0[95:64]＝msgl(i-14)＝w(i-14)+s0(w[i-13])

XMM0[63:32]＝msgl(i-15)＝w(i-15)+s0(w[i-14])

XMM0[31:00]＝msgl(i-16)＝w(i-16)+s0(w[i-15])

其中XMM0[127:96]表示用于确定w(i+3)的Msg1(i-13)；XMM0[95:64]表示用于确定w(i+2)的Msg1(i-14)；XMM0[63:32]表示用于确定w(i+1)的Msg1(i-15)；而XMM0[31:00]表示用于确定w(i)的Msg1(i-16)。

在一个实施例中，指令MSG2SHA256可定义如下：

MSG2SHA256XMM0,XMM1

其中，寄存器XMM0和XMM1表示具有至少128位的寄存器，诸如可从英特尔AVX处理器族中获得的那些XMM寄存器。XMM0是源/目的地寄存器，而XMM1是源寄存器。指令MSG2SHA256执行用于之后的四个SHA-256消息输入的计算，消息输入包括：1)用于w(i-13)到w(i-16)的msgl值以及消息输入w(i-5)到w(i-7)；以及2)消息输入w(i-1)到w(-4)。

在一个实施例中，输入XMM0定义如下：

XMM0[127：96]＝msg1(i-13)

XMM0[95：64]＝msg1(i-14)+w(i-5)

XMM0[63：32]＝msg1(i-15)+w(i-6)

XMM0[31：00]＝msg1(i-16)+w(i-7)

在一个实施例中，对于SHA-256***作的当前轮i，输入XMM1按下列方式表示消息w(i-1)、w(i-2)、w(i-3)和w(i-4)：

XMM1[127：96]＝w(i-1)

XMM1[95：64]＝w(i-2)

XMM1[63：32]＝w(i-3)

XMM1[31：00]＝w(i-4)

在一个实施例中，对于SHA-256***作的当前轮i，输出XMM0按下列方式表示消息w(i+3)、w(i+2)、w(i+1)和w(i)：

XMM0[127:96]＝w(i+3)＝msgl(i-13)+w(i-4)+sl(w(i+l))

XMM0[95:64]＝w(i+2)＝msgl(i-14)+w(i-5)+sl(w(i))

XMM0[63:32]＝w(i+1)＝msgl(i-15)+w(i-6)+sl(w(i-1))

XMM0[31:00]＝w(i)＝msgl(i-16)+w(i-7)+sl(w(i-2))

注意，针对该指令的输入XMM0不是msgl的直接输出，而是在4通道中的三通道中加上了一些w字的修改版本的msg1。这可以通过新指令或诸如PERM、ADD指令之类的两条现有的指令的组合来实现。

图4是示出根据一个实施例的SHA-256***作的过程的框图。参考图4，可利用处理器或处理器核的至少三个流水线级401-403来定义过程的实施例。注意，取决于处理器的具体设计或配置，流水线级401-403可以是或可以不是连续的流水线级。MSG1SHA256微代码404、MSG2SHA256微代码405和SHA256轮微代码406可实现为图2中的SHA-2单元106的部分。在一个实施例中，SHA256轮微代码406可实现为图3中的逻辑300的部分。

根据一个实施例，响应于指令MSG1SHA256，MSG1SHA256微代码404用于执行上文所述的SHA-256消息调度操作的第一部分。对于SHA-256***作的给定的轮i，在流水线级401期间，MSG1SHA256微代码404用于对先前生成的消息407-408执行消息调度操作的第一部分，以生成中间消息409。

根据一个实施例，响应于指令MSG2SHA256，MSG2SHA256微代码405用于执行上文所述的SHA-256消息调度操作的第二部分。对于SHA-256***作的给定的轮i，在流水线级402期间，MSG2SHA256微代码405用于对先前生成的消息410以及中间消息409和消息输入411(可使用诸如PERM和/或ADD之类的另一指令来组合中间消息409和消息输入411)执行消息调度操作的第二部分，以生成消息412。

根据一个实施例，响应于指令SHA256RNDS2、SHA256RNDS2微代码406用于执行上文所述的SHA-256***作的轮。对于SHA-256***作的给定的轮i，在流水线级403期间，SHA256RNDS2微代码406用于对消息412和当前的SHA-256状态413执行***作，以生成用于下一轮或下一迭代的SHA-256状态414。注意，在此示例中，存储在寄存器412中的w(i+3)、w(i+2)、w(i+l)和w(i)中的每一个都具有32位。其可用于至少两轮的SHA-256***作。如果寄存器412能够存储更多的消息输入，则只要能够满足流水线等待时间要求，也能够执行更多轮的SHA-256***作。

图5是示出根据一个实施例的用于执行SHA-2消息调度操作的方法的流程图。可由图1中的SHA-2单元106来执行方法500。参考图5，在框501处，处理器的执行单元接收指令(如，MSG1SHA256)，其中，该指令包括存储用于执行SHA256消息调度操作的第一部分的消息输入的第一操作数(如，XMM0)和第二操作数(如，XMM1)。在框502处，从第一和第二操作数所指示的位置中提取多个消息输入(如，至少8个消息输入)。在框503处，基于所提取的消息输入来执行SHA256消息调度操作的第一部分。在框504处，将SHA256消息调度操作的第一部分的中间结果存储在第一操作数(如，XMM0)所指示的存储位置中。

图6是示出根据一个实施例的用于执行SHA-2消息调度操作的方法的流程图。可由图1中的SHA-2单元106将方法600作为SHA-2消息调度操作的第二部分来执行。参考图6，在框601处，接收指令(如，MSG2SHA256)，其中，该指令包括两个操作数(如，XMM0、XMM1)，这两个个操作数中的每一个都标识具有至少128位的存储位置。第一操作数指的是存储消息调度操作的第一部分的中间结果和第一组消息输入的第一存储位置。第二操作数指的是存储第二组消息输入的第二存储位置。在框602处，从与第一操作数相关联的存储位置中提取中间结果和第一组消息输入，并且从与第二操作数相关联的存储位置中提取第二组消息输入。在框603处，基于中间结果和那些消息输入来执行SHA-2消息调度操作的第二部分。在框604处，生成最终结果，并将其存储在与第一操作数(如，XMM0)相关联的寄存器中。图7是示出根据一个实施例的SHA256操作的过程的伪代码。

根据另一实施例，可定义实质上执行SHA2_LO和SHA2_HI操作的新的轮指令SHA2_2RND。根据一个实施例，指令SHA2_2RND可定义如下：

SHA2_2RND XMM0,XMM1

其中，XMM0和XMM1两者是源/目的地寄存器。作为输入的XMM0存储状态A、B、C和D，而XMM1存储状态E和F，以及中间结果X和Y。SHA2_2RND的样本操作序列可如下所示：

Tmp＝XMM1

SHA2_LO XMM1,XMM0

SHA2_HI XMM0,Tmp

在两轮之后，作为输出的XMM0存储更新的A、B、C和D，而XMM1存储更新的E、F、G和H。

尽管已针对SHA256操作描述了各实施例，但是，以上多种技术也能应用于诸如SHA512操作之类的更宽的数据路径，如图8A和8B中所示。SHA512IN1、SHA512IN2、SHA512LO和SHA512HI的执行完成两轮SHA512，伴随着针对两轮的9周期关键路径：SHA512IN1(3周期流水线)，之后跟随的是SHA512IN2(3周期流水线)并且之后跟随的是SHA512HI(3周期流水线)。SHA512LO和消息调度指令被隐藏在SHA512IN1、SHA512IN2和SHA512HI的执行之内。

指令集或指令集架构(ISA)是涉及编程的计算机架构的部分，并且可包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处理、以及外部输入和输出(I/O)。术语“指令”在本申请中一般表示宏指令——被提供给处理器(或指令转换器，该指令转换器(例如利用静态二进制转换、包括动态编译的动态二进制转换)转换、变形、仿真或以其他方式将指令转换成将由处理器处理的一条或多条其他指令)以供执行的指令——与微指令或微操作(微操)形成对照，微指令或微操作是处理器的解码器解码宏指令的结果。

ISA与微架构不同，微架构是实现指令集的处理器的内部设计。具有不同的微架构的处理器可共享共同的指令集。例如，奔腾四(Pentium 4)处理器、酷睿(Core^TM)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司(Advanced Micro Devices,Inc.)的诸多处理器执行几乎相同版本的x86指令集(在更新的版本中加入了一些扩展)，但具有不同的内部设计。例如，ISA的相同寄存器架构在不同的微架构中可使用已知的技术以不同方法来实现，包括专用物理寄存器、使用寄存器重命名机制等(诸如，使用寄存器别名表RAT、重排序缓冲器ROB、以及引退寄存器组；使用多个映射和寄存器池)的一个或多个动态分配物理寄存器。除非另作说明，短语“寄存器架构”、“寄存器组”以及“寄存器”在本文中用于指代对软件/编程者可见的寄存器以及指令指定寄存器的方式。在需要专用性的情况下，形容词“逻辑的”、“架构的”、或“软件可见的”将用于指示寄存器架构中的寄存器/寄存器组，而不同的形容词将用于指定给定微架构中的寄存器(例如，物理寄存器、重新排序缓冲器、引退寄存器、寄存器池)。

指令集包括一个或多个指令格式。给定的指令格式定义多个字段(位的数目、位的位置等)以指定将要被执行的操作(操作码)以及将要被执行的操作的操作数等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，给定指令格式的指令模板可被定义为具有指令格式的字段(所包括的字段通常按照相同的顺序，但是至少一些字段具有不同的位的位置，因为具有更少的所包括的字段)的不同子集，以及/或者被定义为具有以不同方式进行解释的给定字段。由此，使用给定的指令格式(并且如果经定义，则以该指令格式的指令模板中给定的一个格式)来表达ISA的每条指令，并且ISA的每条指令包括用于指定操作和操作数的字段。例如，示例性ADD指令具有特定的操作码和指令格式，该指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中的出现将具有选择特定操作数的操作数字段中的特定内容。

科学应用、金融应用、自动向量化通用应用、RMS(识别、挖掘和合成)应用以及视觉和多媒体应用(诸如，2D/3D图形、图像处理、视频压缩/解压缩、语音识别算法和音频处理)通常需要对大量数据项执行相同的操作(被称为“数据并行化”)。单指令多数据(SIMD)指的是使得处理器在多个数据项上执行一操作的一种类型的指令。SIMD技术尤其适用于处理器，这些处理器将寄存器中的诸个位(bit)逻辑地划分成多个固定尺寸的数据元素，每个数据元素表示单独的值。例如，256位寄存器中的位可作为四个单独的64位紧缩数据元素(四字(Q)尺寸数据元素)、八个单独的32位紧缩数据元素(双字(D)尺寸数据元素)、十六个单独的16位紧缩数据元素(字(W)尺寸数据元素)、或三十二个单独的8位数据元素(字节(B)尺寸数据元素)，被指定为要***作的源操作数。该数据类型可被称为紧缩数据类型或向量数据类型，并且该数据类型的操作数被称为紧缩数据操作数或向量操作数。换言之，紧缩数据项或向量指的是存储在单个寄存器中的紧缩数据元素的序列，并且紧缩数据操作数或向量操作数是SIMD指令(也被认为是紧缩数据指令或向量指令)的源操作数或目的地操作数。

通过示例的方式，一种类型的SIMD指令指定了将要以纵向方式被执行在两个源向量操作数上的单个向量操作，以生成具有相同尺寸的、具有相同数量的数据元素的、具有相同数据元素顺序的目的地向量操作数(也被称为结果向量操作数)。源向量操作数中的数据元素被称为源数据元素，而目的地向量操作数中的数据元素被称为目的地或结果数据元素。这些源向量操作数具有相同的尺寸，并包含相同宽度的数据元素，因此它们包含相同数量的数据元素。两个源向量操作数中的相同的位的位置中的源数据元素形成数据元素对(也称为相对应的数据元素；即，每个源操作数的数据元素位置0中的数据元素相对应，每个源操作数的数据元素位置1中的数据元素相对应，以此类推)。对这些源数据元素对中的每一对单独地执行SIMD指令所指定的操作，以便生成匹配数量的结果数据元素，由此，每个源数据元素对具有对应的结果数据元素。由于操作是纵向的，并且由于结果向量操作数尺寸相同、具有相同数量的数据元素、且结果数据元素以与源向量操作数相同的数据元素顺序来存储，因此，结果数据元素在结果向量操作数中的位位置与其对应的源数据元素对在源向量操作数中的位位置相同。除此示例性类型的SIMD指令之外，还有各种其他类型的SIMD指令(例如，仅有一个或具有多于两个的源向量操作数的SIMD指令；以水平方式操作的SIMD指令；生成不同尺寸的结果向量操作数的SIMD指令；具有不同尺寸的数据元素的SIMD指令；和/或具有不同的数据元素顺序的SIMD指令)。应该理解，术语“目的地向量操作数”(或“目的地操作数”)被定义为执行指令所指定的操作的直接结果，包括将该目的地操作数存储在某位置(其是寄存器或在由该指令所指定的存储器地址处)，以便使该目的地向量操作数可作为源操作数由另一指令访问(通过由另一指令指定该同一个位置)。

诸如由具有包括x86、MMX^TM、流式SIMD扩展(SSE)、SSE2、SSE3、SSE4.1以及SSE4.2指令的指令集的Core^TM处理器使用的SIMD技术之类的SIMD技术在应用性能方面实现了显著的改善。已经发布和/或公布了涉及高级向量扩展(AVX)(AVX1和AVX2)且使用向量扩展(VEX)编码方案的附加SIMD扩展集(例如，参见2011年10月的64和IA-32架构软件开发手册，并且参见2011年6月的高级向量扩展编程参考)。

本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示例性***、架构、以及流水线。指令的实施例可在这些***、架构、以及流水线上执行，但是不限于详述的***、架构、以及流水线。

VEX编码允许指令具有多于两个操作数，并且允许SIMD向量寄存器比128位长。VEX前缀的使用提供了三个操作数(或者更多)句法。例如，先前的两操作数指令执行改写源操作数的操作(诸如A＝A+B)。VEX前缀的使用使操作数执行非破坏性操作，诸如A＝B+C。

图9A示出示例性AVX指令格式，包括VEX前缀2102、实操作码字段2130、MoD R/M字节2140、SIB字节2150、位移字段2162以及IMM82172。图9B示出来自图9A的哪些字段构成完整操作码字段2174和基础操作字段2142。图9C示出来自图9A的哪些字段构成寄存器索引字段2144。

VEX前缀(字节0-2)2102以三字节形式进行编码。第一字节是格式字段2140(VEX字节0，位[7:0])，该格式字段2140包含明确的C4字节值(用于区分C4指令格式的唯一值)。第二-第三字节(VEX字节1-2)包括提供专用能力的多个位字段。具体地，REX字段2105(VEX字节1，位[7-5])由VEX.R位字段(VEX字节1，位[7]–R)、VEX.X位字段(VEX字节1，位[6]–X)以及VEX.B位字段(VEX字节1，位[5]–B)组成。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx以及bbb)进行编码，由此可通过增加VEX.R、VEX.X以及VEX.B来形成Rrrr、Xxxx以及Bbbb。操作码映射字段2115(VEX字节1，位[4:0]–mmmmm)包括对隐含的前导操作码字节进行编码的内容。W字段2164(VEX字节2，位[7]–W)由记号VEX.W表示，并且提供取决于该指令而不同的功能。VEX.vvvv 2120(VEX字节2，位[6:3]-vvvv)的作用可包括如下：1)VEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第一源寄存器操作数以反转(1补码)形式被指定；2)VEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对特定向量位移以1补码的形式被指定；或者3)VEX.vvvv不编码任何操作数，保留该字段，并且应当包含1111b。如果VEX.L 2168尺寸字段(VEX字节2，位[2]-L)＝0，则它指示128位向量；如果VEX.L＝1，则它指示256位向量。前缀编码字段2125(VEX字节2，位[1:0]-pp)提供了用于基础操作字段的附加位。

实操作码字段2130(字节3)还被称为操作码字节。操作码的一部分在该字段中被指定。MOD R/M字段2140(字节4)包括MOD字段2142(位[7-6])、Reg字段2144(位[5-3])、以及R/M字段2146(位[2-0])。Reg字段2144的作用可包括如下：对目的地寄存器操作数或源寄存器操作数(Rrrr中的rrr)进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段2146的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)－比例字段2150(字节5)的内容包括用于存储器地址生成的SS2152(位[7-6])。先前已经针对寄存器索引Xxxx和Bbbb参考了SIB.xxx 2154(位[5-3])和SIB.bbb 2156(位[2-0])的内容。位移字段2162和立即数字段(IMM8)2172包含地址数据。

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量运算两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量运算。

图10A、图10B和图10C是示出根据本发明的各实施例的通用向量友好指令格式及其指令模板的框图。图10A是示出根据本发明的各实施例的通用向量友好指令格式及其A类指令模板的框图；而图10B是示出根据本发明的各实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式2200定义A类和B类指令模板，两者包括无存储器访问2205的指令模板和存储器访问2220的指令模板。在向量友好指令格式的上下文中的术语“通用”指不束缚于任何专用指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例，即64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素或者替代地8个四字尺寸的元素组成)、64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)、32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)、以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)，但是替代实施例可支持更大、更小、和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图10A中的A类指令模板包括：1)在无存储器访问2205的指令模板内，示出无存储器访问的完全舍入控制型操作2210的指令模板、以及无存储器访问的数据变换型操作2215的指令模板；以及2)在存储器访问2220的指令模板内，示出存储器访问的时效性2225的指令模板和存储器访问的非时效性2230的指令模板。图10B中的B类指令模板包括：1)在无存储器访问2205的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作2212的指令模板以及无存储器访问的写掩码控制的vsize型操作2217的指令模板；以及2)在存储器访问2220的指令模板内，示出存储器访问的写掩码控制2227的指令模板。

通用向量友好指令格式2200包括以下列出的按照在图10A和10B中示出的顺序的如下字段。格式字段2240－该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。基础操作字段2242－其内容区分不同的基础操作。

寄存器索引字段2244-其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)个寄存器组选择N个寄存器。尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。

修饰符(modifier)字段2246－其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问2205的指令模板与存储器访问2220的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段2250－其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段2268、α字段2252、以及β字段2254。扩充操作字段2250允许在单一指令而非2、3或4个指令中执行多组共同的操作。比例字段2260－其内容允许用于存储器地址生成(例如，用于使用2^比例*索引+基址的地址生成)的索引字段的内容的按比例缩放。

位移字段2262A－其内容用作存储器地址生成的一部分(例如，用于使用2^比例*索引+基址+位移的地址生成)。位移因数字段2262B(注意，位移字段2262A直接在位移因数字段2262B上的并置指示使用一个或另一个)－其内容用作地址生成的一部分，它指定通过存储器访问的尺寸(N)按比例缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用2^比例*索引+基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段2274(稍后在本文中描述)和数据操纵字段2254C确定。位移字段2262A和位移因数字段2262B可以不用于无存储器访问2205的指令模板和/或不同的实施例可实现两者中的仅一个或不实现两者中的任一个，在这个意义上位移字段2262A和位移因数字段2262B是任选的。

数据元素宽度字段2264－其内容区分使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令，在其他实施例中只用于一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上该字段是任选的。

写掩码字段2270－其内容在每一数据元素位置的基础上控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码操作，而B类指令模板支持合并写掩码操作和归零写掩码操作两者。当合并时，向量掩码允许在执行任何操作期间保护目的地中的任何元素集免于更新(由基础操作和扩充操作指定)；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行任何操作期间使目的地中的任何元素集归零(由基础操作和扩充操作指定)；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段2270允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段2270的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段2270的内容间接地标识了要执行的掩码操作)的本发明的实施例，但是替代实施例相反或另外允许掩码写字段2270的内容直接地指定要执行的掩码操作。

立即数字段2272－其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上该字段是任选的。类字段2268－其内容在不同类的指令之间进行区分。参考图10A和图10B，该字段的内容在A类和B类指令之间进行选择。在图10A和图B中，圆角方形用于指示专用值存在于字段中(例如，在图10A-B中分别用于类字段2268的A类2268A和B类2268B)。

在A类非存储器访问2205的指令模板的情况下，α字段2252被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作2210和无存储器访问的数据变换型操作2215的指令模板分别指定舍入2252A.1和数据变换2252A.2)的RS字段2252A，而β字段2254区分要执行指定类型的操作中的哪一种。在无存储器访问2205指令模板中，比例字段2260、位移字段2262A以及位移比例字段2262B不存在。

在无存储器访问的完全舍入控制型操作2210的指令模板中，β字段2254被解释为其内容提供静态舍入的舍入控制字段2254A。尽管在本发明的所述实施例中舍入控制字段2254A包括抑制所有浮点异常(SAE)字段2256和舍入操作控制字段2258，但是替代实施例可支持、可将这些概念两者都编码成相同的字段或者仅具有这些概念/字段中的一个或另一个(例如，可仅有舍入操作控制字段2258)。

SAE字段2256－其内容区分是否停用异常事件报告；当SAE字段2256的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序。

舍入操作控制字段2258－其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段2258允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段2250的内容优先于该寄存器值。

在无存储器访问的数据变换型操作2215的指令模板中，β字段2254被解释为数据变换字段2254B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问2220的指令模板的情况下，α字段2252被解释为驱逐提示字段2252B，其内容区分要使用驱逐提示中的哪一个(在图10A中，对于存储器访问时效性2225的指令模板和存储器访问非时效性2230的指令模板分别指定时效性的2252B.1和非时效性的2252B.2)，而β字段2254被解释为数据操纵字段2254C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换、以及目的地的向下转换)。存储器访问2220的指令模板包括比例字段2260、以及任选的位移字段2262A或位移比例字段2262B。

向量存储器指令使用转换支持来执行来自存储器的向量加载并将向量存储到存储器。如同寻常的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容规定。

时效性的数据是可能足够快地重新使用以从高速缓存受益的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。非时效性的数据是不可能足够快地重新使用以从第一级高速缓存中的高速缓存受益且应当被给予驱逐优先级的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

在B类指令模板的情况下，α字段2252被解释为写掩码控制(Z)字段2252C，其内容区分由写掩码字段2270控制的写掩码操作应当是合并还是归零。

在B类非存储器访问2205的指令模板的情况下，β字段2254的一部分被解释为RL字段2257A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作2212的指令模板和无存储器访问的写掩码控制VSIZE型操作2217的指令模板分别指定舍入2257A.1和向量长度(VSIZE)2257A.2)，而β字段2254的其余部分区分要执行指定类型的操作中的哪一种。在无存储器访问2205指令模板中，比例字段2260、位移字段2262A以及位移比例字段2262B不存在。

在无存储器访问的写掩码控制的部分舍入控制型操作2210的指令模板中，β字段2254的其余部分被解释为舍入操作字段2259A，并且停用异常事件报告(给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序)。

舍入操作控制字段2259A－正如舍入操作控制字段2258，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段2259A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段2250的内容优先于该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作2217的指令模板中，β字段2254的其余部分被解释为向量长度字段2259B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节、或512字节)。

在B类存储器访问2220的指令模板的情况下，β字段2254的一部分被解释为广播字段2257B，其内容区分是否要执行广播型数据操纵操作，而β字段2254的其余部分被解释为向量长度字段2259B。存储器访问2220的指令模板包括比例字段2260、以及任选的位移字段2262A或位移比例字段2262B。

针对通用向量友好指令格式2200，示出完整操作码字段2274包括格式字段2240、基础操作字段2242以及数据元素宽度字段2264。尽管示出了其中完整操作码字段2274包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段2274包括少于所有的这些字段。完整操作码字段2274提供操作码(opcode)。

扩充操作字段2250、数据元素宽度字段2264以及写掩码字段2270允许在每一指令的基础上以通用向量友好指令格式指定这些特征。写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或者处理器内的不同核可支持仅A类、仅B类、或者可支持两类。举例而言，旨在用于通用计算的高性能通用无序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有单独的图形和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的无序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或无序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。可使以高级语言撰写的程序成为(例如，及时编译或者静态编译)各种不同的可执行形式，包括：1)仅具有用于执行的目标处理器支持的类的指令的形式；或者2)具有使用所有类的指令的不同组合而编写的替代例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。

图11是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。图11示出专用向量友好指令格式2300，其指定位置、尺寸、解释和字段的次序、以及那些字段中的一些字段的值，在这个意义上该专用向量友好指令格式是专用的。专用向量友好指令格式2300可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来自图10的字段，来自图11的字段映射到来自图10的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式2200的上下文中参考专用向量友好指令格式2300描述了本发明的实施例，但是本发明不限于专用向量友好指令格式2300，除非另有声明。例如，通用向量友好指令格式2200构想各种字段的各种可能的尺寸，而专用向量友好指令格式2300被示为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式2300中数据元素宽度字段2264被示为一位字段，但是本发明不限于此(即，通用向量友好指令格式2200构想数据元素宽度字段2264的其他尺寸)。

通用向量友好指令格式2200包括以下列出的按照图11A中示出的顺序的如下字段。EVEX前缀(字节0-3)2302－以四字节形式进行编码。格式字段2240(EVEX字节0，位[7:0])－第一字节(EVEX字节0)是格式字段2240，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段2305(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(2257BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此可通过增加EVEX.R、EVEX.X以及EVEX.B来形成Rrrr、Xxxx以及Bbbb。

REX’字段2210－这是REX’字段2210的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与实操作码字节是62的BOUND指令进行区分，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段2315(EVEX字节1，位[3:0]–mmmm)–其内容对隐含的前导操作码字节(0F、0F 38、或0F 3)进行编码。数据元素宽度字段2264(EVEX字节2，位[7]–W)－由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。EVEX.vvvv2320(EVEX字节2，位[6:3]-vvvv)－EVEX.vvvv的作用可包括如下：1)EVEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第一源寄存器操作数以反转(1补码)的形式被指定；2)EVEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对特定向量位移以1补码的形式被指定；或者3)EVEX.vvvv不编码任何操作数，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段2320对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。EVEX.U 2268类字段(EVEX字节2，位[2]-U)－如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段2325(EVEX字节2，位[1:0]-pp)－提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SIMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段2252(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α示出)－如先前所述，该字段是针对上下文的。β字段2254(EVEX字节3，位[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB；也以βββ示出)－如先前所述，该字段是针对上下文的。

REX’字段2210－这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段2270(EVEX字节3，位[2:0]-kkk)－其内容指定写掩码寄存器中的寄存器索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这可以各种方式实现，包括使用硬连线到所有的写掩码或者旁路掩码硬件的硬件来实现)。

实操作码字段2330(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。MOD R/M字段2340(字节5)包括MOD字段2342、Reg字段2344、以及R/M字段2346。如先前所述的，MOD字段2342的内容将存储器访问和非存储器访问操作区分开。Reg字段2344的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段2346的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)－如先前所述的，比例字段2250的内容用于存储器地址生成。SIB.xxx 2354和SIB.bbb 2356－先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。位移字段2262A(字节7-10)－当MOD字段2342包含10时，字节7-10是位移字段2262A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段2262B(字节7)－当MOD字段2342包含01时，字节7是位移因数字段2262B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移量之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段2262B是disp8的重新解释；当使用位移因数字段2262B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段2262B替代传统x86指令集8位位移。由此，位移因数字段2262B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸按比例缩放位移量以获得字节式地址偏移量)。立即数字段2272如先前所述地操作。

图11B是示出根据本发明的一个实施例的构成完整操作码字段2274的具有专用向量友好指令格式2300的字段的框图。具体地，完整操作码字段2274包括格式字段2240、基础操作字段2242、以及数据元素宽度(W)字段2264。基础操作字段2242包括前缀编码字段2325、操作码映射字段2315以及实操作码字段2330。

图11C是示出根据本发明的一个实施例的构成寄存器索引字段2244的具有专用向量友好指令格式2300的字段的框图。具体地，寄存器索引字段2244包括REX字段2305、REX’字段2310、MODR/M.reg字段2344、MODR/M.r/m字段2346、VVVV字段2320、xxx字段2354以及bbb字段2356。

图11D是示出根据本发明的一个实施例的构成扩充操作字段2250的具有专用向量友好指令格式2300的字段的框图。当类(U)字段2268包含0时，它表明EVEX.U0(A类2268A)；当它包含1时，它表明EVEX.U1(B类2268B)。当U＝0且MOD字段2342包含11(表明无存储器访问操作)时，α字段2252(EVEX字节3，位[7]–EH)被解释为rs字段2252A。当rs字段2252A包含1(舍入2252A.1)时，β字段2254(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段2254A。舍入控制字段2254A包括一位SAE字段2256和两位舍入操作字段2258。当rs字段2252A包含0(数据变换2252A.2)时，β字段2254(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段2254B。当U＝0且MOD字段2342包含00、01或10(表明存储器访问操作)时，α字段2252(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段2252B且β字段2254(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段2254C。

当U＝1时，α字段2252(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段2252C。当U＝1且MOD字段2342包含11(表明无存储器访问操作)时，β字段2254的一部分(EVEX字节3，位[4]–S0)被解释为RL字段2257A；当它包含1(舍入2257A.1)时，β字段2254的其余部分(EVEX字节3，位[6-5]–S2-1)被解释为舍入操作字段2259A，而当RL字段2257A包含0(VSIZE 2257.A2)时，β字段2254的其余部分(EVEX字节3，位[6-5]-S2-1)被解释为向量长度字段2259B(EVEX字节3，位[6-5]–L1-0)。当U＝1且MOD字段2342包含00、01或10(表明存储器访问操作)时，β字段2254(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段2259B(EVEX字节3，位[6-5]–L1-0)和广播字段2257B(EVEX字节3，位[4]–B)。

图12是根据本发明的一个实施例的寄存器架构2400的框图。在所示出的实施例中，有32个512位宽的向量寄存器2410；这些寄存器被引用为zmm0到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式2300对这些覆盖的寄存器组操作，如在以下表格中所示的。

换句话说，向量长度字段2259B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且不具有向量长度字段2259B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式2300的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。

写掩码寄存器2415－在所示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器2415的尺寸是16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩码操作。

通用寄存器2425——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来寻址存储器操作数。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点堆栈寄存器组(x87堆栈)2445，在其上面重叠了MMX紧缩整数平坦寄存器组2450——在所示出的实施例中，x87堆栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点运算的八元素堆栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX和XMM寄存器之间执行的一些操作保存操作数。

本发明的替代实施例可以使用较宽的或较窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器组和寄存器。

处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例如，这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用无序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用无序核的CPU；以及2)包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机***架构，其可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐量)逻辑等专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的芯片上***。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

图13A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。图13B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄存器重命名的、无序发布/执行流水线和核。给定有序方面是无序方面的子集的情况下，将描述无序方面。

在图13A中，处理器流水线2500包括取出级2502、长度解码级2504、解码级2506、分配级2508、重命名级2510、调度(也称为分派或发布)级2512、寄存器读取/存储器读取级2514、执行级2516、写回/存储器写入级2518、异常处理级2522和提交级2524。

图13B示出了包括耦合到执行引擎单元2550的前端单元2530的处理器核2590，且执行引擎单元和前端单元两者都耦合到存储器单元2570。核2590可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核或混合或替代核类型。作为又一选项，核2590可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理器单元(GPGPU)核、或图形核等等。

前端单元2530包括耦合到指令高速缓存单元2534的分支预测单元2532，该指令高速缓存单元耦合到指令转换后备缓冲器(TLB)2536，该指令转换后备缓冲器耦合到指令取出单元2538，指令取出单元耦合到解码单元2540。解码单元2540(或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元2540可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核2590包括(例如，在解码单元2540中或否则在前端单元2530内的)用于存储某些宏指令的微代码的微代码的ROM或其他介质。解码单元2540耦合至执行引擎单元2550中的重命名/分配器单元2552。

执行引擎单元2550包括重命名/分配器单元2552，该重命名/分配器单元耦合至引退单元2554和一个或多个调度器单元2556的集合。调度器单元2556表示任何数目的不同调度器，包括预留站、中央指令窗等。调度器单元2556耦合到物理寄存器组单元2558。每个物理寄存器组单元2558表示一个或多个物理寄存器组，其中不同的物理寄存器组保存一个或多个不同的数据类型(诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，等等)、状态(诸如，指令指针是将要执行的下一个指令的地址)等等。

在一个实施例中，物理寄存器组单元2558包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单元2558与引退单元2554重叠以示出可以用来实现寄存器重命名和无序执行的各种方式(例如，使用重新排序缓冲器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄存器映射和寄存器池等等)。引退单元2554和物理寄存器组单元2558耦合到执行群集2560。

执行群集2560包括一个或多个执行单元2562的集合和一个或多个存储器访问单元2564的集合。执行单元2562可以对各种类型的数据(例如，标量浮点、紧缩整数、紧缩浮点、向量整型、向量浮点)执行各种操作(例如，移位、加法、减法、乘法)。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有功能的仅一个执行单元或多个执行单元。

调度器单元2556、物理寄存器组单元2558、执行群集2560被示出为可能是复数个，因为某些实施例为某些数据/操作类型创建了诸个单独流水线(例如，均具有各自调度器单元、物理寄存器组单元和/或执行群集的标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线、和/或存储器访问流水线，以及在单独的存储器访问流水线的情况下特定实施例被实现为仅仅该流水线的执行群集具有存储器访问单元2564)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以为无序发布/执行，并且其余流水线可以为有序发布/执行。

存储器访问单元2564的集合耦合到存储器单元2570，该存储器单元包括耦合到数据高速缓存单元2572的数据TLB单元2574，其中数据高速缓存单元耦合到二级(L2)高速缓存单元2576。在一个示例性实施例中，存储器访问单元2564可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合至存储器单元2570中的数据TLB单元2572。指令高速缓存单元2534还耦合到存储器单元2570中的第二级(L2)高速缓存单元2576。L2高速缓存单元2576耦合到一个或多个其他级的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线2500：1)指令取出2538执行取出和长度解码级2502和2504；2)解码单元2540执行解码级2506；3)重命名/分配器单元2552执行分配级2508和重命名级2510；4)调度器单元2556执行调度级2512；5)物理寄存器组单元2558和存储器单元2570执行寄存器读取/存储器读取级2514；执行群集2560执行执行级2516；6)存储器单元2570和物理寄存器组单元2558执行写回/存储器写入级2518；7)各单元可牵涉到异常处理级2522；以及8)引退单元2554和物理寄存器组单元2558执行提交级2524。

核2590可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼维尔市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核2590包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2和/或先前描述的一些形式的一般向量友好指令格式(U＝0和/或U＝1))的逻辑，从而允许很多多媒体应用使用的操作能够使用紧缩数据来执行。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为物理核正在同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后诸如用超线程化技术来同步多线程化)。

尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单元2534/2574以及共享L2高速缓存单元2576，但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该***可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

图14A和图14B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)。根据应用，这些逻辑块通过高带宽的互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑通信。

图14A是根据本发明的各实施例的单个处理器核以及它与管芯上互连网络2602的连接及其二级(L2)高速缓存的本地子集2604的框图。在一个实施例中，指令解码器2600支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存2606允许对进入标量和向量单元中的高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元2608和向量单元2610使用分开的寄存器集合(分别为标量寄存器2612和向量寄存器2614)，并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(L1)高速缓存2606读回，但是本发明的替代实施例可以使用不同的方法(例如使用单个寄存器集合或包括允许数据在这两个寄存器组之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集2604是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核具有到其自己的L2高速缓存2604的本地子集的直接访问路径。被处理器核读出的数据被存储在其L2高速缓存子集2604中，并且可以与其他处理器核访问其自己的本地L2高速缓存子集并行地被快速访问。被处理器核写入的数据被存储在其自己的L2高速缓存子集2604中，并在必要的情况下从其他子集清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图14B是根据本发明的各实施例的图14A中的处理器核的一部分的展开图。图14B包括L1高速缓存2604的L1数据高速缓存2606A部分，以及关于向量单元2610和向量寄存器2614的更多细节。具体地说，向量单元2610是16宽向量处理单元(VPU)(见16宽ALU 2628)，该单元执行整型、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元2620支持对寄存器输入的混合、通过数值转换单元2622A-B支持数值转换、并通过复制单元2624支持对存储器输入的复制。写掩码寄存器2626允许断言所得的向量写入。

图15是根据本发明的各实施例可能具有多于一个的核、可能具有集成存储器控制器、以及可能具有集成图形器件的处理器2700的框图。图15中的实线框示出具有单个核2702A、***代理2710、一个或多个总线控制器单元2716的集合的处理器2700，而虚线框的可选附加示出具有多个核2702A-N、***代理单元2710中的一个或多个集成存储器控制器单元2714的集合以及专用逻辑2708的替代处理器2700。

因此，处理器2700的不同实现可包括：1)CPU，其中专用逻辑2708是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核2702A-N是一个或多个通用核(例如，通用的有序核、通用的无序核、这两者的组合)；2)协处理器，其中核2702A-N是旨在主要用于图形和/或科学(吞吐量)的多个专用核；以及3)协处理器，其中核2702A-N是多个通用有序核。因此，处理器2700可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器2700可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个加工技术中的任何一个技术将处理器2700实现在一个或多个衬底上。

存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元2706的集合、以及耦合至集成存储器控制器单元2714的集合的外部存储器(未示出)。该共享高速缓存单元2706的集合可以包括一个或多个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管在一个实施例中，基于环的互连单元2712将集成图形逻辑2708、共享高速缓存单元2706的集合以及***代理单元2710/集成存储器控制器单元2714互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，可以维护一个或多个高速缓存单元2706和核2702-A-N之间的一致性(coherency)。

在一些实施例中，核2702A-N中的一个或多个核能够多线程化。***代理2710包括协调和操作核2702A-N的那些组件。***代理单元2710可包括例如功率控制单元(PCU)和显示单元。PCU可以是或包括用于调整核2702A-N和集成图形逻辑2708的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。

核2702A-N在架构指令集方面可以是同构的或异构的；即，这些核2702A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

图16到图20是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他***设计和配置也是合适的。一般地，能够包含本文中所公开的处理器和/或其他执行逻辑的多个***和电子设备一般都是合适的。

现在参考图16，所示出的是根据本发明一个实施例的***2800的框图。***2800可以包括一个或多个处理器2810、2815，这些处理器耦合到控制器中枢2820。在一个实施例中，控制器中枢2820包括图形存储器控制器中枢(GMCH)2890和输入/输出中枢(IOH)2850(其可以在分开的芯片上)；GMCH 2890包括存储器和图形控制器，存储器2840和协处理器2845耦合到该存储器和图形控制器；IOH 2850将输入/输出(I/O)设备2860耦合到GMCH 2890。或者，存储器和图形控制器中的一个或两者可以被集成在处理器内(如本文中所描述的)，存储器2840和协处理器2845直接耦合到处理器2810以及控制器中枢2820，该控制器中枢与IOH 2850处于单个芯片中。

附加处理器2815的任选性质用虚线表示在图16中。每一处理器2810、2815可包括本文中描述的处理核中的一个或多个，并且可以是处理器2700的某一版本。

存储器2840可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢2820经由诸如前端总线(FSB)之类的多分支总线、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接2895与处理器2810、2815进行通信。

在一个实施例中，协处理器2845是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢2820可以包括集成图形加速器。

在物理资源2810、2815之间可以存在包括架构、微架构、热、和功耗特征等的一系列品质度量方面的各种差异。

在一个实施例中，处理器2810执行控制一般类型的数据处理操作的指令。协处理器指令可嵌入在这些指令中。处理器2810将这些协处理器指令识别为应当由附连的协处理器2845执行的类型。因此，处理器2810在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器2845。协处理器2845接受并执行所接收的协处理器指令。

现在参考图17，所示为根据本发明的实施例的更具体的第一示例性***2900的框图。如图17所示，多处理器***2900是点对点互连***，并包括经由点对点互连2950耦合的第一处理器2970和第二处理器2980。处理器2970和2980中的每一个都可以是处理器2700的某一版本。在本发明的一个实施例中，处理器2970和2980分别是处理器2810和2815，而协处理器2938是协处理器2845。在另一实施例中，处理器2970和2980分别是处理器2810和协处理器2845。

处理器2970和2980被示为分别包括集成存储器控制器(IMC)单元2972和2982。处理器2970还包括作为其总线控制器单元的一部分的点对点(P-P)接口2976和2978；类似地，第二处理器2980包括点对点接口2986和2988。处理器2970、2980可以使用点对点(P-P)接口电路2978、2988经由P-P接口2950来交换信息。如图17所示，IMC 2972和2982将各处理器耦合至相应的存储器，即存储器2932和存储器2934，这些存储器可以是本地附连至相应的处理器的主存储器的部分。

处理器2970、2980可各自经由使用点对点接口电路2976、2994、2986、2998的各个P-P接口2952、2954与芯片组2990交换信息。芯片组2990可以可选地经由高性能接口2933与协处理器2938交换信息。在一个实施例中，协处理器2938是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。

共享高速缓存(未示出)可以被包括在任一处理器之内，或被包括在两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。芯片组2990可经由接口2996耦合至第一总线2916。在一个实施例中，第一总线2916可以是***组件互连(PCI)总线，或诸如PCI Express总线或其他第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。

如图17所示，各种I/O设备2914可以连同总线桥2918耦合到第一总线2916，该总线桥将第一总线2916耦合至第二总线2920。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理器(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器2915耦合到第一总线2916。在一个实施例中，第二总线2920可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线2920，在一个实施例中这些设备包括例如键盘/鼠标2922、通信设备2927以及诸如可包括指令/代码和数据2930的盘驱动器或其他大容量存储设备的存储单元2928。此外，音频I/O 2924可以被耦合至第二总线2920。注意，其他架构是可能的。例如，代替图17的点对点架构，***可以实现多分支总线或其他这类架构。

现在参考图18，所示为根据本发明的实施例的更具体的第二示例性***3000的框图。图18和图19中的类似元件使用类似附图标记，且在图18中省略了图17的某些方面以避免模糊图18的其他方面。图18示出处理器2970、2980可分别包括集成存储器和I/O控制逻辑(“CL”)2972和2982。因此，CL 2972、2982包括集成存储器控制器单元并包括I/O控制逻辑。图18不仅示出存储器2932、2934耦合至CL 2972、2982，而且还示出I/O设备3014也耦合至控制逻辑2972、2982。传统I/O设备3015被耦合至芯片组2990。

现在参照图19，所示出的是根据本发明一个实施例的SoC 3100的框图。在图15中，相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图19中，互连单元3102被耦合至：应用处理器3110，该应用处理器包括一个或多个核202A-N的集合以及共享高速缓存单元2706；***代理单元2710；总线控制器单元2716；集成存储器控制器单元2714；一组或一个或多个协处理器3120，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元3130；直接存储器存取(DMA)单元3132；以及用于耦合至一个或多个外部显示器的显示单元3140。在一个实施例中，协处理器3120包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程***上执行的计算机程序或程序代码，该可编程***包括至少一个处理器、存储***(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如图17中示出的代码2930)应用于输入指令，以执行本文描述的各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理***包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何***。

程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理***通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品的非瞬态的有形安排，其包括存储介质，诸如：硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，本发明的各实施例还包括非瞬态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或***特征。这些实施例也被称为程序产品。

在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式将指令转换成将由核来处理的一个或多个其他指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图20是根据本发明的实施例的对比使用软件指令转换器将源指令集中的二进制指令变换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图20示出可以使用x86编译器3204来编译利用高级语言3202的程序，以生成可以由具有至少一个x86指令集核的处理器3216原生执行的x86二进制代码3206。具有至少一个x86指令集核的处理器3216表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行的应用或其他程序的目标代码版本，以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器3204表示用于生成x86二进制代码3206(例如，目标代码)的编译器，该二进制代码3206可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器3216上执行。类似地，图20示出可以使用替代的指令集编译器3208来编译利用高级语言3202的程序，以生成可以由不具有至少一个x86指令集核的处理器3214(例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码3210。指令转换器3212被用来将x86二进制代码3206转换成可以由不具有x86指令集核的处理器3214原生执行的代码。该转换后的代码不大可能与替代性指令集二进制代码3210相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器3212通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码3206的软件、固件、硬件或其组合。

根据一些实施例，处理器包括：第一执行单元，所述第一执行单元用于接收用于处理安全散列算法256(SHA256)消息调度操作的第一部分的第一指令，所述第一指令具有：第一操作数，所述第一操作数与用于存储第一组消息输入的第一存储位置相关联；以及第二操作数，所述第二操作数与用于存储第二组消息输入的第二存储位置相关联，并且所述第一执行单元用于基于消息输入的所述第一集合和第二集合来执行所述第一指令以生成中间结果；以及第二执行单元，所述第二执行单元用于接收用于处理所述SHA256消息调度操作的第二部分的第二指令，所述第二指令具有：第三操作数，所述第三操作数与用于存储所述中间结果和消息输入的第三集合的第三存储位置相关联；第四操作数，所述第四操作数与用于存储消息输入的第四集合第四存储位置相关联，并且所述第二执行单元用于基于所述中间结果和消息输入的所述第三集合和第四集合来执行所述第二指令以生成用于SHA256***作的下一个迭代的消息输入。所述第一、第二、第三和第四操作数是指每个都具有至少128位的存储位置。所述中间结果存储在与所述第一操作数相关联的所述第一存储位置中。所述用于SHA256***作的下一个迭代的消息输入存储在与所述第三操作数相关联的第三存储位置中。对于所述SHA256消息调度操作的当前迭代i，所述第一存储位置存储消息输入w(i-13)、w(i-14)、w(i-15)和w(i-16)，并且所述第二存储位置存储消息输入w(i-9)、w(i-10)、w(i-11)和w(i-12)。对于所述SHA256消息调度操作的当前迭代i，所述中间结果代表w(i-13)+s0(w(i-12))、w(i-14)+s0(w(i-13))、w(i-15)+s0(w(i-14))和w(i-16)+s0(w(i-15))。对于所述SHA256消息调度操作的当前迭代i，所述第三存储位置存储所述中间结果和消息输入w(i-5)、w(i-6)和w(i-7)的组合。对于所述SHA256消息调度操作的当前迭代i，用于下一个迭代的消息输入代表w(i+3)、w(i+2)、w(i+l)和w(i)。

已在对计算机存储器之内的数据位的操作的算法和符号表示方面陈述了前述具体实施方式的一些部分。这些算法描述及表示是数据处理领域的技术人员用于向本领域的其他技术人员最有效地传达其工作实质的方式。算法在此一般被理解为导致所需结果的自洽的步骤序列。这些操作是需要对物理量进行物理操控的操作。

然而，应该记住，所有这些和类似的术语旨在与适当的物理量相关联，并且仅仅是应用于这些量的方便的标记。除非以其他方式特别陈述为与上述讨论明显不同，否则应当认识到，在说明书的通篇中，利用诸如所附权利要求中所陈述的那些术语之类的术语进行的讨论，指的是计算机***或类似电子计算设备的动作和进程，该计算机***或类似电子计算设备操纵在该计算机***的寄存器和存储器内被表示为物理(电子)量的数据，并将其转换成在该计算机***存储器或寄存器或其他这样的信息存储、传输或显示设备内被类似地表示为物理量的其他数据。

可使用存储在一个或多个电子设备以及在一个或多个电子设备上执行的代码或数据来实现图中所示的技术。这样的电子设备使用计算机可读介质来存储并传递(内部地和/或与网络上其他电子设备进行)代码和数据，计算机可读介质诸如是非瞬态计算机可读存储介质(例如，磁盘；光盘；随机存取存储器；只读存储器；闪存设备；相变存储器)以及瞬态计算机可读传输介质(例如，电、光、声或其他形式的传播的信号——诸如载波，红外信号、数字信号)。

前面的附图中所描绘的过程或方法可通过包括硬件(例如，电路、专用逻辑等)、固件、软件(例如，被具体化在非瞬态计算机可读介质上的软件)，或两者的组合的处理逻辑来执行。虽然上文按照某些顺序操作描述了进程或方法，但是，应该理解，所描述的某些操作能以不同的顺序来执行。此外，可并行地而非顺序地执行一些操作。

在前述的说明书中，参考其特定示例性实施例描述了本发明的各实施例。显然，可对各实施例作出各种修改，而不背离所附权利要求所陈述的本发明的更广泛的精神和范围。相应地，说明书和附图应当被认为是说明性的，而不是限制性的。

Claims (24)

1.一种处理器，包括：

第一执行单元，所述第一执行单元用于接收用于处理安全散列算法256(SHA256)消息调度操作的第一部分的第一指令，所述第一指令具有：第一操作数，所述第一操作数与用于存储第一组消息输入的第一存储位置相关联；以及第二操作数，所述第二操作数与用于存储第二组消息输入的第二存储位置相关联，并且所述第一执行单元用于基于所述第一组消息输入和所述第二组消息输入来执行所述第一指令以生成中间结果；以及

第二执行单元，所述第二执行单元用于接收用于处理所述SHA256消息调度操作的第二部分的第二指令，所述第二指令具有：第三操作数，所述第三操作数与用于存储所述中间结果和第三组消息输入的第三存储位置相关联；以及第四操作数，所述第四操作数与用于存储第四组消息输入的第四存储位置相关联，并且所述第二执行单元用于基于所述中间结果和所述第三组消息输入以及所述第四组消息输入来执行所述第二指令以生成用于SHA256***作的下一个迭代的消息输入。

2.如权利要求1所述的处理器，其特征在于，所述第一、第二、第三和第四操作数是指各自具有至少128位的存储位置。

3.如权利要求1所述的处理器，其特征在于，所述中间结果存储在与所述第一操作数相关联的所述第一存储位置中。

4.如权利要求1所述的处理器，其特征在于，所述用于SHA256***作的下一个迭代的消息输入存储在与所述第三操作数相关联的第三存储位置中。

5.如权利要求1所述的处理器，其特征在于，对于所述SHA256消息调度操作的当前迭代i，所述第一存储位置存储消息输入w(i-13)、w(i-14)、w(i-15)和w(i-16)，并且所述第二存储位置存储消息输入w(i-9)、w(i-10)、w(i-11)和w(i-12)。

6.如权利要求1所述的处理器，其特征在于，对于所述SHA256消息调度操作的当前迭代i，所述中间结果代表w(i-13)+s0(w(i-12))、w(i-14)+s0(w(i-13))、w(i-15)+s0(w(i-14))和w(i-16)+s0(w(i-15))。

7.如权利要求1所述的处理器，其特征在于，对于所述SHA256消息调度操作的当前迭代i，所述第三存储位置存储所述中间结果和消息输入w(i-5)、w(i-6)和w(i-7)的组合。

8.如权利要求1所述的处理器，其特征在于，对于所述SHA256消息调度操作的当前迭代i，用于下一个迭代的消息输入代表w(i+3)、w(i+2)、w(i+l)和w(i)。

9.一种方法，包括：

由处理器的第一执行单元接收第一指令，所述第一指令用于处理安全散列算法256(SHA256)消息调度操作的第一部分，所述第一指令具有：第一操作数，所述第一操作数与用于存储第一组消息输入的第一存储位置相关联；以及第二操作数，所述第二操作数与用于存储第二组消息输入的第二存储位置相关联；

由所述第一执行单元基于所述第一组消息输入和所述第二组消息输入来执行所述第一指令，以生成中间结果；

由所述处理器的第二执行单元接收第二指令，所述第二指令用于处理所述SHA256消息调度操作的第二部分，所述第二指令具有：第三操作数，所述第三操作数与用于存储所述中间结果和第三组消息输入的第三存储位置相关联；以及第四操作数，所述第四操作数与用于存储第四组消息输入的第四存储位置相关联；以及

由所述第二执行单元基于所述中间结果和所述第三组消息输入以及所述第四组消息输入来执行所述第二指令，以生成用于SHA256***作的下一个迭代的消息输入。

10.如权利要求9所述的方法，其特征在于，所述第一、第二、第三和第四操作数是指各自具有至少128位的存储位置。

11.如权利要求9所述的方法，其特征在于，所述中间结果存储在与所述第一操作数相关联的所述第一存储位置中。

12.如权利要求9所述的方法，其特征在于，所述用于SHA256***作的下一个迭代的消息输入存储在与所述第三操作数相关联的第三存储位置中。

13.如权利要求9所述的方法，其特征在于，对于所述SHA256消息调度操作的当前迭代i，所述第一存储位置存储消息输入w(i-13)、w(i-14)、w(i-15)和w(i-16)，并且所述第二存储位置存储消息输入w(i-9)、w(i-10)、w(i-11)和w(i-12)。

14.如权利要求9所述的方法，其特征在于，对于所述SHA256消息调度操作的当前迭代i，所述中间结果代表w(i-13)+s0(w(i-12))、w(i-14)+s0(w(i-13))、w(i-15)+s0(w(i-14))和w(i-16)+s0(w(i-15))。

15.如权利要求9所述的方法，其特征在于，对于所述SHA256消息调度操作的当前迭代i，所述第三存储位置存储所述中间结果和消息输入w(i-5)、w(i-6)和w(i-7)的组合。

16.如权利要求9所述的方法，其特征在于，对于所述SHA256消息调度操作的当前迭代i，用于下一个迭代的消息输入代表w(i+3)、w(i+2)、w(i+l)和w(i)。

17.一种数据处理***，包括：

互连；

动态随机存取存储器(DRAM)，所述动态随机存取存储器(DRAM)耦合到所述互连；以及

处理器，所述处理器耦合到所述互连，所述处理器包括：

第一执行单元，所述第一执行单元用于接收用于处理安全散列算法256(SHA256)消息调度操作的第一部分的第一指令，所述第一指令具有：第一操作数，所述第一操作数与用于存储第一组消息输入的第一存储位置相关联；以及第二操作数，所述第二操作数与用于存储第二组消息输入的第二存储位置相关联，并且所述第一执行单元用于基于所述第一组消息输入和所述第二组消息输入来执行所述第一指令以生成中间结果；以及

第二执行单元，所述第二执行单元用于接收用于处理所述SHA256消息调度操作的第二部分的第二指令，所述第二指令具有：第三操作数，所述第三操作数与用于存储所述中间结果和第三组消息输入的第三存储位置相关联；以及第四操作数，所述第四操作数与用于存储第四组消息输入的第四存储位置相关联，并且所述第二执行单元用于基于所述中间结果和所述第三组消息输入以及所述第四组消息输入来执行所述第二指令以生成用于SHA256***作的下一个迭代的消息输入。

18.如权利要求17所述的***，其特征在于，所述第一、第二、第三和第四操作数是指各自具有至少128位的存储位置。

19.如权利要求17所述的***，其特征在于，所述中间结果存储在与所述第一操作数相关联的所述第一存储位置中。

20.如权利要求17所述的***，其特征在于，所述用于SHA256***作的下一个迭代的消息输入存储在与所述第三操作数相关联的第三存储位置中。

21.如权利要求17所述的***，其特征在于，对于所述SHA256消息调度操作的当前迭代i，所述第一存储位置存储消息输入w(i-13)、w(i-14)、w(i-15)和w(i-16)，并且所述第二存储位置存储消息输入w(i-9)、w(i-10)、w(i-11)和w(i-12)。

22.如权利要求17所述的***，其特征在于，对于所述SHA256消息调度操作的当前迭代i，所述中间结果代表w(i-13)+s0(w(i-12))、w(i-14)+s0(w(i-13))、w(i-15)+s0(w(i-14))和w(i-16)+s0(w(i-15))。

23.如权利要求17所述的***，其特征在于，对于所述SHA256消息调度操作的当前迭代i，所述第三存储位置存储所述中间结果和消息输入w(i-5)、w(i-6)和w(i-7)的组合。

24.如权利要求17所述的***，其特征在于，对于所述SHA256消息调度操作的当前迭代i，用于下一个迭代的消息输入代表w(i+3)、w(i+2)、w(i+l)和w(i)。