CN104576326A - 一种硅基ⅲ-v族砷化镓半导体材料制备方法和*** - Google Patents

一种硅基ⅲ-v族砷化镓半导体材料制备方法和*** Download PDF

Info

Publication number
CN104576326A
CN104576326A CN201310492218.9A CN201310492218A CN104576326A CN 104576326 A CN104576326 A CN 104576326A CN 201310492218 A CN201310492218 A CN 201310492218A CN 104576326 A CN104576326 A CN 104576326A
Authority
CN
China
Prior art keywords
silicon dioxide
graph
growth
iii
nano
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310492218.9A
Other languages
English (en)
Other versions
CN104576326B (zh
Inventor
王俊
李玉斌
邓灿
王一帆
白一鸣
王�琦
段晓峰
张霞
黄永清
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing University of Posts and Telecommunications
Original Assignee
Beijing University of Posts and Telecommunications
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing University of Posts and Telecommunications filed Critical Beijing University of Posts and Telecommunications
Priority to CN201310492218.9A priority Critical patent/CN104576326B/zh
Publication of CN104576326A publication Critical patent/CN104576326A/zh
Application granted granted Critical
Publication of CN104576326B publication Critical patent/CN104576326B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明提供一种硅基III-V族砷化镓半导体材料制备方法和***，包括：在清洁的单晶硅衬底表面制备二氧化硅膜；在所述二氧化硅膜上，采用纳米压印技术得到二氧化硅纳米图形层，所述二氧化硅纳米图形层包括裸露单晶硅衬底表面的生长窗口区，以及二氧化硅图形区，生长窗口区和二氧化硅图形区交错分布；在所述生长窗口区上，沉积接近或等于所述二氧化硅图形区的台面高度的砷化镓缓冲层；在所述砷化镓缓冲层和所述二氧化硅图形区上外延生长III-V族半导体材料。本发明采用纳米压印的技术制作二氧化硅纳米图形层，作为半导体材料生长的图形衬底，打破了之前的材料尺寸限制问题，更加有利于工业化的材料生长制备，有效地降低了材料制作成本，具有广泛的应用前景。

Description

一种硅基Ⅲ-V族砷化镓半导体材料制备方法和***
技术领域
本发明涉及半导体材料领域，尤其涉及一种硅基III-V族砷化镓半导体材料制备方法和***。 
背景技术
无应力、低位错密度的晶格大失配异质结构材料外延生长技术是下一代光电子器件和多功能光电集成芯片的主要发展方向之一。特别是，将微电子工艺中发展成熟的硅材料与砷化镓等III-V族直接带隙半导体材料高质量地结合在一起成为光电集成技术的最佳方案。但是，在硅衬底上，外延生长器件级砷化镓(GaAs)等III-V族半导体材料一直是国际上硅基材料研究领域的难题。 
为了解决这个难题，国内外主要采用的材料制备方案有：低温-高温两步法、图形衬底法、热退火法、应变超晶格阻挡层法等。目前，为了更好地降低位错密度，一般以两步法为主，把图形衬底法、热退火法和应变超晶格阻挡层法同时综合使用。由于受到晶格失配应力和III-V族半导体材料横向外延特性的限制，研究表明，采用纳米尺寸为100～200nm的硅图形衬底更适合硅基上III-V族半导体材料生长制备，可以更有效地释放外延层应力，降低穿透位错密度。近年来，为了制备硅图形衬底，国外和国内一些研究组主要采用激光全息、电子束曝光和纳米球自组装等方法。 
但是上述制备硅图形衬底的方法都不太理想，所能制备的最大衬底尺寸只能为mm量级，无法得到更大面积的图形衬底，导致了材料的制作成本过高，不能满足产业化的材料生长制备要求的技术问题，限制了材料的应用前景。 
发明内容
(一)要解决的技术问题 
本发明提供一种硅基III-V族砷化镓半导体材料制备方法和***，以解决现有技术中无法制造大尺寸的高质量硅基外延III-V族半导体材料的技术问题。 
(二)技术方案 
为解决上述技术问题，本发明提供一种硅基III-V族砷化镓半导体材料制备方法，包括： 
在清洁的单晶硅衬底表面制备二氧化硅膜； 
在所述二氧化硅膜上，采用纳米压印技术得到二氧化硅纳米图形层，所述二氧化硅纳米图形层包括裸露单晶硅衬底表面的生长窗口区，以及二氧化硅图形区，生长窗口区和二氧化硅图形区交错分布； 
在所述生长窗口区上，沉积接近或等于所述二氧化硅图形区的台面高度的砷化镓缓冲层； 
在所述砷化镓缓冲层和所述二氧化硅图形区上外延生长III-V族半导体材料。 
进一步地， 
在所述在清洁的单晶硅衬底表面制备二氧化硅膜之前，还包括：利用湿法化学清洗方法对单晶硅衬底进行处理； 
和／或，所述制备二氧化硅膜包括：利用等离子体增强化学气相沉积法或热氧化方法，沉积厚度为400nm的厚度均匀的二氧化硅膜； 
和／或，所述单晶硅衬底为本征或高掺杂低阻型，生长面为<100>，晶面偏向<110>或<111>晶面4°～6°，厚度为330～370μm。 
进一步地， 
所述采用纳米压印技术得到二氧化硅纳米图形层包括：利用电子束光刻制作具有纳米尺寸周期图形的纳米压印模板，将纳米压印光刻胶旋涂于二氧化硅膜表面，厚度为200nm，在140℃温度下烘烤2分钟；再把模板置于涂有光刻胶的二氧化硅膜表面，在温度为130℃、压强为3MPa下保持2分钟，然后减小压力并降温至50℃脱模；接着，采用 反应离子刻蚀方法去除凹下去部分的底胶，完成纳米图形向光刻胶的转移；之后，以光刻胶为掩膜，采用干法刻蚀技术去除无掩膜区域的二氧化硅膜，形成生长窗口区，完成纳米图形向二氧化硅膜的转移； 
所述纳米尺寸周期图形为：一维条形结构或二维孔形结构的周期图形，周期尺寸为100～200nm； 
所述生长窗口区尺寸为：50～100nm。 
进一步地， 
所述在所述生长窗口区上沉积砷化镓缓冲层包括： 
利用金属有机化合物化学气相沉积技术生长非故意掺杂的砷化镓材料：首先将衬底升温到220℃，在氢气氛围烘烤30分钟；然后升温到750℃，在氢气和砷烷混合气体氛围烘烤15分钟；再降温到400～420℃，生长一层厚度为18nm的砷化镓成核层，源流量为：三甲基镓2.7×10-5mol／min、砷烷6.5×10-3mol／min、输入V／III比240；10分钟后升温到650～680℃，生长300～400nm厚的砷化镓缓冲层，源流量为：三甲基镓4.0×10-5mol／min、砷烷4.0×10-3mol／min、输入V／III比100；最后，在氢气和砷烷混合气体氛围进行350到750℃之间的原位热循环退火，循环退火次数为三次。 
进一步地， 
所述在所述砷化镓缓冲层和所述二氧化硅图形区上外延生长III-V族半导体材料包括：利用金属有机化合物化学气相沉积技术，在420～750℃温度范围内，在所述砷化镓缓冲层和所述二氧化硅图形区上外延生长III-V族半导体材料，生长厚度为1000-2000nm，反应室压力为50～100Torr； 
当所述III-V族半导体材料为非故意掺杂的砷化镓时，外延生长的载气为高纯氢气，III族有机源为三甲基镓，V族源为99.999％高纯砷烷，源流量分别为：三甲基镓流量4.0×10-5mol／min、砷烷流量4.0×10-3mol／min、输入V／III比为100。 
另一方面，本发明还提供一种硅基III-V族砷化镓半导体材料制备 ***，其特征在于，包括：二氧化硅制备单元、纳米图形制备单元、缓冲层沉积单元和外延生长单元，各单元顺序相连，其中： 
二氧化硅制备单元，用于在清洁的单晶硅衬底表面制备二氧化硅膜； 
纳米图形制备单元，用于在所述二氧化硅膜上，采用纳米压印技术得到二氧化硅纳米图形层，所述二氧化硅纳米图形层包括裸露单晶硅衬底表面的生长窗口区，以及二氧化硅图形区，生长窗口区和二氧化硅图形区交错分布； 
缓冲层沉积单元，用于在所述生长窗口区上，沉积接近或等于所述二氧化硅图形区的台面高度的砷化镓缓冲层； 
外延生长单元，用于在所述砷化镓缓冲层和所述二氧化硅图形区上外延生长III-V族半导体材料。 
进一步地， 
所述***还包括：硅片处理单元，与所述二氧化硅制备单元相连，用于利用湿法化学清洗方法对单晶硅衬底进行处理； 
和／或， 
所述二氧化硅制备单元包括： 
化学气相沉积子单元，用于利用等离子体增强化学气相沉积法，沉积厚度为400nm的厚度均匀的二氧化硅膜； 
或，热氧化子单元，用于利用热氧化方法，形成厚度为400nm的厚度均匀的二氧化硅膜。 
进一步地， 
所述纳米图形制备单元包括： 
模板制备子单元，用于利用电子束光刻制作具有纳米尺寸周期图形的纳米压印模板，将纳米压印光刻胶旋涂于二氧化硅膜表面，厚度为200nm，在140℃温度下烘烤2分钟； 
脱模子单元，用于把所述模板置于涂有光刻胶的二氧化硅膜表面，在温度为130℃、压强为3MPa下保持2分钟，然后减小压力并降温至 50℃脱模； 
刻蚀子单元，用于采用反应离子刻蚀方法去除凹下去部分的底胶，完成纳米图形向光刻胶的转移；之后，以光刻胶为掩膜，采用干法刻蚀技术去除无掩膜区域的二氧化硅膜，形成生长窗口区，完成纳米图形向二氧化硅膜的转移； 
所述模板制备子单元所制备的纳米尺寸周期图形为：一维条形结构或二维孔形结构的周期图形，周期尺寸为100～200nm；所制备的生长窗口区尺寸为：50～100nm。 
进一步地，所述缓冲层沉积单元包括： 
沉积退火子单元，用于利用金属有机化合物化学气相沉积技术生长非故意掺杂的砷化镓材料：首先将衬底升温到220℃，在氢气氛围烘烤30分钟；然后升温到750℃，在氢气和砷烷混合气体氛围烘烤15分钟；再降温到400～420℃，生长一层厚度为18nm的砷化镓成核层，源流量为：三甲基镓2.7×10-5mol／min、砷烷6.5×10-3mol／min、输入V／III比240；10分钟后升温到650～680℃，生长300～400nm厚的砷化镓缓冲层，源流量为：三甲基镓4.0×10-5mol／min、砷烷4.0×10-3mol／min、输入V／III比100；最后，在氢气和砷烷混合气体氛围进行350到750℃之间的原位热循环退火，循环退火次数为三次。 
进一步地， 
所述外延生长单元包括：气相外延沉积子单元，用于利用金属有机化合物化学气相沉积技术，在420～750℃温度范围内，在所述砷化镓缓冲层和所述二氧化硅图形区上外延生长III-V族半导体材料，生长厚度为1000-2000nm，反应室压力为50～100Torr； 
和／或，砷化镓沉积子单元，用于控制非故意掺杂的砷化镓外延生长，其中外延生长的载气为高纯氢气，III族有机源为三甲基镓，V族源为99.999％高纯砷烷，源流量分别为：三甲基镓流量4.0×10-5mol／min、砷烷流量4.0×10-3mol／min、输入V／III比为100。 
(三)有益效果 
在本发明提出的硅基III-V族砷化镓半导体材料制备方法和***中，采用纳米压印的技术制作二氧化硅纳米图形层，来作为半导体材料生长的图形衬底，并在此基础上继续外延生长砷化镓缓冲层和III-V族半导体材料。这种纳米压印的图形衬底制备技术打破了之前的材料尺寸限制问题，更加有利于工业化的材料生长制备，有效地降低了材料制作成本，具有广泛的应用前景。 
另外，对于图形尺寸较小的情况，现有技术中的几种制备方法都不易制备出高质量的图形衬底，而本发明中采用的纳米压印技术很容易实现小尺寸高质量的图形衬底制备，能够根据需要改变压印图形的高宽比和侧壁陡直度，从而控制图形的深度和侧壁形貌。本发明实能够利用纳米尺寸的图形衬底减小材料的应变能，从而极大提高材料产生位错的临界厚度，同时借助二氧化硅图形台面的侧向位错阻挡作用，在半导体材料的生长初期阻挡绝大部分的穿透位错继续向上层材料传播，降低上层位错密度。 
同时，本发明利用MOCVD技术将初期的选择外延和后期的侧向外延合并，最终实现完整平坦的外延层生长。由于MOCVD技术的生长区域选择性好，生长速率的可调范围大，非常适合制备出高质量的低应力、低位错密度硅基III-V族半导体材料。 
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。 
图1是本发明实施例硅基III-V族砷化镓半导体材料制备方法的基本流程示意图； 
图2是本发明实施例硅基III-V族砷化镓半导体材料制备方法的纳 米尺寸周期图形模板示意图，其中：左图为一维条形结构的模板示意图，右图为二维孔形结构的模板示意图； 
图3是本发明硅基III-V族砷化镓半导体材料制备方法的一个优选实施例流程示意图； 
图4是本发明实施例III-V族半导体材料结构的剖面示意图， 
图中：10：单晶硅<100>4°偏角衬底，20：生长窗口区GaAs缓冲层，21：二氧化硅图形区；30：III-V族半导体外延层； 
图5是本发明实施例硅基III-V族砷化镓半导体材料制备方法的纳米尺寸周期图形的生长窗口区尺寸与GaAs外延层临界厚度的函数关系示意图； 
图6是本发明实施例硅基III-V族砷化镓半导体材料制备方法中，纳米尺寸的二氧化硅图形阻挡GaAs／Si界面的穿透位错向上传播的原理图； 
图7是本发明实施例硅基III-V族砷化镓半导体材料制备***的基本结构示意图； 
图8是本发明实施例硅基III-V族砷化镓半导体材料制备***的一个优选实施例结构示意图。 
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。 
本发明实施例首先提供了一种硅基III-V族砷化镓半导体材料制备方法，参见图1，该方法包括： 
步骤101：在清洁的单晶硅衬底表面制备二氧化硅膜。 
步骤102：在所述二氧化硅膜上，采用纳米压印技术得到二氧化硅纳米图形层，所述二氧化硅纳米图形层包括裸露单晶硅衬底表面的生长窗口区，以及二氧化硅图形区，生长窗口区和二氧化硅图形区交错分布。 
步骤103：在所述生长窗口区上，沉积接近或等于所述二氧化硅图形区的台面高度的砷化镓缓冲层。 
步骤104：在所述砷化镓缓冲层和所述二氧化硅图形区上外延生长III-V族半导体材料。 
可见，在本发明实施例提出的硅基III-V族砷化镓半导体材料制备方法中，采用纳米压印的技术制作二氧化硅纳米图形层，来作为半导体材料生长的图形衬底，并在此基础上继续外延生长砷化镓缓冲层和III-V族半导体材料。这种纳米压印的图形衬底制备技术打破了之前的材料尺寸限制问题，更加有利于工业化的材料生长制备，有效地降低了材料制作成本，具有广泛的应用前景。 
另外，对于图形尺寸较小的情况，现有技术中的几种制备方法都不易制备出高质量的图形衬底，而本发明实施例中采用的纳米压印技术很容易实现小尺寸高质量的图形衬底制备，能够根据需要改变压印图形的高宽比和侧壁陡直度，从而控制图形的深度和侧壁形貌。本发明实施例能够利用纳米尺寸的图形衬底减小材料的应变能，从而极大提高材料产生位错的临界厚度，同时借助二氧化硅图形台面的侧向位错阻挡作用，在半导体材料的生长初期阻挡绝大部分的穿透位错继续向上层材料传播，降低上层位错密度。 
在本发明实施例的上述方法中，由于硅片表面附着有油脂、有机物、金属杂质等污染物，优选地，可以对硅片利用工业常用的硅片湿法化学清洗方法对其表面进行处理；另外，为了后续步骤中制备高质量的图形衬底，在本发明一个实施例中，优选地，可以利用等离子体增强化学气相沉积法(PECVD)或热氧化方法，沉积厚度为400nm的厚度均匀的二氧化硅膜，要求厚度均匀，表面光亮干净，所制备二氧 化硅膜的质量可以利用原子力显微镜(AFM)来进行表面形貌扫描确认。在衬底的选择中，为了消除硅基砷化镓界面上反向畴的形成，可以选择<100>晶面，偏向<110>或<111>晶面4°～6°的单晶硅衬底，用以形成双原子台阶，来抑制反向畴的产生。所选择单晶硅抛光片可以为本征型或高掺杂低阻型，厚度可以为330～370μm。 
在本发明的一个实施例中，优选地，利用热纳米压印方法得到二氧化硅纳米图形层的方法可以是：利用电子束光刻制作具有纳米尺寸周期图形的纳米压印模板，将纳米压印光刻胶旋涂于二氧化硅膜表面，厚度为200nm，在140℃温度下烘烤2分钟；再把模板置于涂有光刻胶的二氧化硅膜表面，在温度为130℃、压强为3MPa下保持2分钟，然后减小压力并降温至50℃脱模；接着，采用反应离子刻蚀方法去除凹下去部分的底胶，完成纳米图形向光刻胶的转移；之后，以光刻胶为掩膜，采用干法刻蚀技术去除无掩膜区域的二氧化硅膜，形成生长窗口区，完成纳米图形向二氧化硅膜的转移。所制作的纳米尺寸的周期图形可以是周期的一维条形结构或二维孔形结构，周期尺寸为100～200nm，如图2所示；其中生长窗口区，也即二氧化硅膜被刻蚀后露出单晶硅衬底表面的区域尺寸可以是50～100nm，图形尺寸和生长窗口区交错分布，尺寸可以根据材料的临界厚度和上层GaAs缓冲层的材料生长特性进行适当的调节和优化。 
对于GaAs缓冲层的生长过程，在本发明的一个实施例中，优选地，可以在生长窗口区上，利用金属有机化合物化学气相沉积技术(MOCVD)生长非故意掺杂的砷化镓材料：首先将衬底升温到220℃，在氢气氛围烘烤30分钟；然后升温到750℃，在氢气和砷烷混合气体氛围烘烤15分钟；再降温到400～420℃，生长一层厚度为18nm的砷化镓成核层，源流量为：三甲基镓2.7×10-5mol／min、砷烷6.5×10-3mol／min、输入V／III比240；10分钟后升温到650～680℃，生长300～400nm厚的砷化镓缓冲层，源流量为：三甲基镓4.0×10-5mol／min、砷烷4.0×10-3mol／min、输入V／III比100；最后，在氢 气和砷烷混合气体氛围进行350到750℃之间的原位热循环退火，循环退火次数为三次。所生长的砷化镓缓冲层的高度应接近或等于二氧化硅图形区的台面高度。 
在本发明的另一个实施例中，为了更进一步地逐渐降低位错密度，提高外延层的晶体质量，完成材料制备，优选地，可以利用MOCVD技术，在420～750℃温度范围内，在砷化镓缓冲层和二氧化硅图形区上继续外延生长III-V族半导体材料，生长厚度为1000-2000nm，反应室压力为50～100Torr。其中，当所生长的III-V族半导体材料为非故意掺杂的砷化镓时，外延生长的载气可以为高纯氢气，III族有机源为三甲基镓，V族源为99.999％高纯砷烷，源流量分别为：三甲基镓流量4.0×10-5mol／min、砷烷流量4.0×10-3mol／min、输入V／III比为100。 
下面以在条形结构周期图形的二氧化硅纳米图形层上，继续外延生长GaAs材料为例，来详细说明本发明一个优选实施例的具体实现过程，如图3所示： 
步骤301：利用湿法化学清洗方法对硅片进行清洗。 
由于硅片表面附着有油脂、有机物、金属杂质等污染物，可以采用工业常用的硅片湿法化学清洗方法去除硅片表面的各种杂质。 
其中，所选择的单晶硅衬底为<100>晶面偏向<110>方向4°的本征型硅衬底，厚度为370μm。 
步骤302：制备二氧化硅膜。 
本步骤中，采用了PECVD方法在硅表面上沉积一层厚度为400nm的二氧化硅膜，要求厚度均匀，表面光亮干净，并利用AFM对所制备的二氧化硅膜的形貌进行表面扫描。 
步骤303：采用热纳米压印方法得到二氧化硅纳米图形层。 
本步骤中，采用了热纳米压印的方法来制备纳米尺寸的周期图形：利用电子束光刻制作具有纳米尺寸周期图形的纳米压印模板，将纳米压印光刻胶旋涂于二氧化硅膜表面，厚度为200nm，在140℃温度下烘烤2分钟；再把模板置于涂有光刻胶的二氧化硅膜表面，在温度为 130℃、压强为3MPa下保持2分钟，然后减小压力并降温至50℃脱模；接着，采用反应离子刻蚀方法去除凹下去部分的底胶，完成纳米图形向光刻胶的转移；之后，以光刻胶为掩膜，采用干法刻蚀技术去除无掩膜区域的二氧化硅膜，形成生长窗口区，完成纳米图形向二氧化硅膜的转移。 
其中所制作的纳米尺寸的周期图形是周期的一维条形结构，周期尺寸为200nm，其中生长窗口区，也即二氧化硅膜被刻蚀后露出单晶硅衬底表面的区域尺寸是50nm，如图4所示。其中周期图形和生长窗口区的尺寸是根据临界厚度和上层GaAs缓冲层的材料生长特性决定的，临界厚度与生长窗口区尺寸的函数关系如图5，该函数曲线为根据外延层材料的应变能和失配位错能的平衡条件模型计算得到理论结果。由临界厚度曲线可以看到，当生长窗口区的尺寸小于100nm时，无位错外延层的厚度可达到100μm左右，这时，图形衬底几乎对外延层的厚度没有限制，正是我们实现低应力、低位错密度硅基GaAs／Si材料生长的理论依据。当生长窗口区的尺寸达到或超过100μm时，无位错外延层的厚度迅速减小到薄于10nm，即传统无纳米尺寸图形的裸硅片生长GaAs材料情况，这种情况下显然无法实现有意义的硅基GaAs／Si材料生长。 
步骤304：在生长窗口区利用MOCVD方法生长低温GaAs成核层。 
本步骤中，采用了MOCVD技术来制备低温GaAs成核层：首先将衬底升温到220℃，在氢气氛围烘烤30分钟；然后升温到750℃，在氢气和砷烷混合气体氛围烘烤15分钟；再降温到400～420℃，生长一层厚度为18nm的非故意掺杂GaAs材料，即为GaAs成核层。其中源流量为：三甲基镓2.7×10-5mol／min、砷烷6.5×10-3mol／min、输入V／III比为240。 
步骤305：在生长窗口区利用MOCVD方法生长高温GaAs缓冲层。 
在步骤304中得到GaAs的成核层后10分钟，将衬底升温到650～680℃，再用MOCVD生长300～400nm厚的高温GaAs缓冲层，其中 源流量为：三甲基镓4.0×10-5mol／min、砷烷4.0×10-3mol／min、输入V／III比为100，所使用的材料为非故意掺杂GaAs。并且要求所生长的砷化镓缓冲层的高度接近或等于二氧化硅图形区的台面高度，也即小于400nm。 
步骤306：对缓冲层进行原位热循环退火。 
本步骤中，对于步骤305中制备的GaAs缓冲层，在氢气和砷烷混合气体氛围进行350到750℃之间的原位热循环退火，循环退火次数为三次。 
步骤307：在缓冲层和二氧化硅图形区上，利用MOCVD方法外延生长GaAs材料。 
本步骤中，利用MOCVD技术，在720℃生长1500nm厚的GaAs材料，其中外延生长的载气为高纯氢气，III族有机源为三甲基镓，V族源为99.999％高纯砷烷，源流量分别为：三甲基镓流量4.0×10-5mol／min、砷烷流量4.0×10-3mol／min、输入V／III比为100，反应室压力为50～100Torr。最后得到的材料剖面图结构如图4所示。 
本发明实施例利用纳米尺寸的二氧化硅图形阻挡GaAs／Si界面的穿透位错向上传播的原理图如图6，一般情况下，从GaAs／Si界面向上传播的位错主要为沿(111)晶面滑移的60°型位错，因而，底层GaAs材料的这些穿透位错可以被二氧化硅图形台面结构阻挡，阻止了位错继续向上层GaAs材料的传播，从而进一步降低位错密度。 
至此，则完成了本发明实施例中在条形结构周期图形的二氧化硅纳米图形层上，继续外延生长GaAs材料的全过程。 
另外，需要说明的是，上述基于图3的所有流程描述是本发明外延生长GaAs材料方法的一种优选的实现过程，在本发明外延生长GaAs材料方法的实际实现中，可以根据需要在图1所示流程的基础上进行任意变形，可以是选择图3中的任意步骤来实现，各步骤的先后顺序也可以根据需要调整等。比如，在一种实际实现中，在步骤303对二氧化硅膜进行刻蚀时，可以采用二维周期性的孔形结构作为模板。 
本发明的一个实施例中还提出了一种硅基III-V族砷化镓半导体材料制备***，参见图7，该***包括： 
二氧化硅制备单元701，用于在清洁的单晶硅衬底表面制备二氧化硅膜； 
纳米图形制备单元702，用于在所述二氧化硅膜上，采用纳米压印技术得到二氧化硅纳米图形层，所述二氧化硅纳米图形层包括裸露单晶硅衬底表面的生长窗口区，以及二氧化硅图形区，生长窗口区和二氧化硅图形区交错分布； 
缓冲层沉积单元703，用于在所述生长窗口区上，沉积接近或等于所述二氧化硅图形区的台面高度的砷化镓缓冲层； 
外延生长单元704，用于在所述砷化镓缓冲层和所述二氧化硅图形区上外延生长III-V族半导体材料。 
在本发明实施例的上述方法中，由于硅片表面附着有油脂、有机物、金属杂质等污染物，优选地，***还可以包括：硅片处理单元801，如图8所示，与二氧化硅制备单元701相连，用于利用湿法化学清洗方法对单晶硅衬底进行处理；另外，为了后续步骤中制备高质量的图形衬底，在本发明一个实施例中，优选地，二氧化硅制备单元701可以包括：化学气相沉积子单元802，用于利用等离子体增强化学气相沉积法，沉积厚度为400nm的厚度均匀的二氧化硅膜；热氧化子单元803，用于利用热氧化方法，形成厚度为400nm的厚度均匀的二氧化硅膜。 
在本发明的一个实施例中，优选地，纳米图形制备单元702可以包括： 
模板制备子单元804，用于利用电子束光刻制作具有纳米尺寸周期图形的纳米压印模板，将纳米压印光刻胶旋涂于二氧化硅膜表面，厚度为200nm，在140℃温度下烘烤2分钟。所制备的纳米尺寸周期图形可以为：一维条形结构或二维孔形结构的周期图形，周期尺寸为100～200nm；所制备的生长窗口区尺寸可以为：50～100nm。； 
脱模子单元805，用于把所述模板置于涂有光刻胶的二氧化硅膜表 面，在温度为130℃、压强为3MPa下保持2分钟，然后减小压力并降温至50℃脱模； 
刻蚀子单元806，用于采用反应离子刻蚀方法去除凹下去部分的底胶，完成纳米图形向光刻胶的转移；之后，以光刻胶为掩膜，采用干法刻蚀技术去除无掩膜区域的二氧化硅膜，形成生长窗口区，完成纳米图形向二氧化硅膜的转移。 
在本发明的一个实施例中，优选地，缓冲层沉积单元703可以包括： 
沉积退火子单元807，用于利用金属有机化合物化学气相沉积技术生长非故意掺杂的砷化镓材料：首先将衬底升温到220℃，在氢气氛围烘烤30分钟；然后升温到750℃，在氢气和砷烷混合气体氛围烘烤15分钟；再降温到400～420℃，生长一层厚度为18nm的砷化镓成核层，源流量为：三甲基镓2.7×10-5mol／min、砷烷6.5×10-3mol／min、输入V／III比240；10分钟后升温到650～680℃，生长300～400nm厚的砷化镓缓冲层，源流量为：三甲基镓4.0×10-5mol／min、砷烷4.0×10-3mol／min、输入V／III比100；最后，在氢气和砷烷混合气体氛围进行350到750℃之间的原位热循环退火，循环退火次数为三次。 
在本发明的另一个实施例中，为了更进一步地逐渐降低位错密度，提高外延层的晶体质量，完成材料制备，优选地，外延生长单元704可以包括：气相外延沉积子单元808，用于利用金属有机化合物化学气相沉积技术，在420～750℃温度范围内，在所述砷化镓缓冲层和所述二氧化硅图形区上外延生长III-V族半导体材料，生长厚度为1000-2000nm，反应室压力为50～100Torr； 
砷化镓沉积子单元809，用于控制非故意掺杂的砷化镓外延生长，其中外延生长的载气为高纯氢气，III族有机源为三甲基镓，V族源为99.999％高纯砷烷，源流量分别为：三甲基镓流量4.0×10-5mol／min、砷烷流量4.0×10-3mol／min、输入V／III比为100。 
需要说明的是，上述图8所示的硅基III-V族砷化镓半导体材料制 备***的各个实施例的结构可以进行任意组合使用。比如，硅基III-V族砷化镓半导体材料制备***中不包括热氧化子单元803，而包括图8所示的其他所有结构。 
可见，本发明实施例具有如下有益效果： 
在本发明实施例提出的硅基III-V族砷化镓半导体材料制备方法和***中，采用纳米压印的技术制作二氧化硅纳米图形层，来作为半导体材料生长的图形衬底，并在此基础上继续外延生长砷化镓缓冲层和III-V族半导体材料。这种纳米压印的图形衬底制备技术打破了之前的材料尺寸限制问题，所制备的衬底能够达到2英寸，相较于现有技术中的mm量级而言，更加有利于工业化的材料生长制备，有效地降低了材料制作成本，具有广泛的应用前景。 
另外，对于图形尺寸较小的情况，现有技术中的几种制备方法都不易制备出高质量的图形衬底，而本发明实施例中采用的纳米压印技术很容易实现小尺寸高质量的图形衬底制备，能够根据需要改变压印图形的高宽比和侧壁陡直度，从而控制图形的深度和侧壁形貌。本发明实施例能够利用纳米尺寸的图形衬底减小材料的应变能，从而极大提高材料产生位错的临界厚度，同时借助二氧化硅图形台面的侧向位错阻挡作用，在半导体材料的生长初期阻挡绝大部分的穿透位错继续向上层材料传播，降低上层位错密度。 
同时，本发明实施例利用MOCVD技术将初期的选择外延和后期的侧向外延合并，最终实现完整平坦的外延层生长。由于MOCVD技术的生长区域选择性好，生长速率的可调范围大，非常适合制备出高质量的低应力、低位错密度硅基III-V族半导体材料。 
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方 案的精神和范围。 

Claims (10)

1.一种硅基III-V族砷化镓半导体材料制备方法，其特征在于，包括：
在清洁的单晶硅衬底表面制备二氧化硅膜；
在所述二氧化硅膜上，采用纳米压印技术得到二氧化硅纳米图形层，所述二氧化硅纳米图形层包括裸露单晶硅衬底表面的生长窗口区，以及二氧化硅图形区，生长窗口区和二氧化硅图形区交错分布；
在所述生长窗口区上，沉积接近或等于所述二氧化硅图形区的台面高度的砷化镓缓冲层；
在所述砷化镓缓冲层和所述二氧化硅图形区上外延生长III-V族半导体材料。
2.根据权利要求1所述的硅基III-V族砷化镓半导体材料制备方法，其特征在于：
在所述在清洁的单晶硅衬底表面制备二氧化硅膜之前，还包括：利用湿法化学清洗方法对单晶硅衬底进行处理；
和／或，所述制备二氧化硅膜包括：利用等离子体增强化学气相沉积法或热氧化方法，沉积厚度为400nm的厚度均匀的二氧化硅膜；
和／或，所述单晶硅衬底为本征或高掺杂低阻型，生长面为<100>，晶面偏向<110>或<111>晶面4°～6°，厚度为330～370μm。
3.根据权利要求1所述的硅基III-V族砷化镓半导体材料制备方法，其特征在于：
所述采用纳米压印技术得到二氧化硅纳米图形层包括：利用电子束光刻制作具有纳米尺寸周期图形的纳米压印模板，将纳米压印光刻胶旋涂于二氧化硅膜表面，厚度为200nm，在140℃温度下烘烤2分钟；再把模板置于涂有光刻胶的二氧化硅膜表面，在温度为130℃、压强为3MPa下保持2分钟，然后减小压力并降温至50℃脱模；接着，采用反应离子刻蚀方法去除凹下去部分的底胶，完成纳米图形向光刻胶的转移；之后，以光刻胶为掩膜，采用干法刻蚀技术去除无掩膜区域的二氧化硅膜，形成生长窗口区，完成纳米图形向二氧化硅膜的转移；
所述纳米尺寸周期图形为：一维条形结构或二维孔形结构的周期图形，周期尺寸为100～200nm；
所述生长窗口区尺寸为：50～100nm。
4.根据权利要求1所述的硅基III-V族砷化镓半导体材料制备方法，其特征在于：
所述在所述生长窗口区上沉积砷化镓缓冲层包括：
利用金属有机化合物化学气相沉积技术生长非故意掺杂的砷化镓材料：首先将衬底升温到220℃，在氢气氛围烘烤30分钟；然后升温到750℃，在氢气和砷烷混合气体氛围烘烤15分钟；再降温到400～420℃，生长一层厚度为18nm的砷化镓成核层，源流量为：三甲基镓2.7×10-5mol／min、砷烷6.5×10-3mol／min、输入V／III比240；10分钟后升温到650～680℃，生长300～400nm厚的砷化镓缓冲层，源流量为：三甲基镓4.0×10-5mol／min、砷烷4.0×10-3mol／min、输入V／III比100；最后，在氢气和砷烷混合气体氛围进行350到750℃之间的原位热循环退火，循环退火次数为三次。
5.根据权利要求1至4中任一项所述的硅基III-V族砷化镓半导体材料制备方法，其特征在于：
所述在所述砷化镓缓冲层和所述二氧化硅图形区上外延生长III-V族半导体材料包括：利用金属有机化合物化学气相沉积技术，在420～750℃温度范围内，在所述砷化镓缓冲层和所述二氧化硅图形区上外延生长III-V族半导体材料，生长厚度为1000-2000nm，反应室压力为50～100Torr；
当所述III-V族半导体材料为非故意掺杂的砷化镓时，外延生长的载气为高纯氢气，III族有机源为三甲基镓，V族源为99.999％高纯砷烷，源流量分别为：三甲基镓流量4.0×10-5mol／min、砷烷流量4.0×10-3mol／min、输入V／III比为100。
6.一种硅基III-V族砷化镓半导体材料制备***，其特征在于，包括：二氧化硅制备单元、纳米图形制备单元、缓冲层沉积单元和外延生长单元，各单元顺序相连，其中：
二氧化硅制备单元，用于在清洁的单晶硅衬底表面制备二氧化硅膜；
纳米图形制备单元，用于在所述二氧化硅膜上，采用纳米压印技术得到二氧化硅纳米图形层，所述二氧化硅纳米图形层包括裸露单晶硅衬底表面的生长窗口区，以及二氧化硅图形区，生长窗口区和二氧化硅图形区交错分布；
缓冲层沉积单元，用于在所述生长窗口区上，沉积接近或等于所述二氧化硅图形区的台面高度的砷化镓缓冲层；
外延生长单元，用于在所述砷化镓缓冲层和所述二氧化硅图形区上外延生长III-V族半导体材料。
7.根据权利要求6所述的硅基III-V族砷化镓半导体材料制备***，其特征在于：
所述***还包括：硅片处理单元，与所述二氧化硅制备单元相连，用于利用湿法化学清洗方法对单晶硅衬底进行处理；
和／或，
所述二氧化硅制备单元包括：
化学气相沉积子单元，用于利用等离子体增强化学气相沉积法，沉积厚度为400nm的厚度均匀的二氧化硅膜；
或，热氧化子单元，用于利用热氧化方法，形成厚度为400nm的厚度均匀的二氧化硅膜。
8.根据权利要求6所述的硅基III-V族砷化镓半导体材料制备***，其特征在于：
所述纳米图形制备单元包括：
模板制备子单元，用于利用电子束光刻制作具有纳米尺寸周期图形的纳米压印模板，将纳米压印光刻胶旋涂于二氧化硅膜表面，厚度为200nm，在140℃温度下烘烤2分钟；
脱模子单元，用于把所述模板置于涂有光刻胶的二氧化硅膜表面，在温度为130℃、压强为3MPa下保持2分钟，然后减小压力并降温至50℃脱模；
刻蚀子单元，用于采用反应离子刻蚀方法去除凹下去部分的底胶，完成纳米图形向光刻胶的转移；之后，以光刻胶为掩膜，采用干法刻蚀技术去除无掩膜区域的二氧化硅膜，形成生长窗口区，完成纳米图形向二氧化硅膜的转移；
所述模板制备子单元所制备的纳米尺寸周期图形为：一维条形结构或二维孔形结构的周期图形，周期尺寸为100～200nm；所制备的生长窗口区尺寸为：50～100nm。
9.根据权利要求6所述的硅基III-V族砷化镓半导体材料制备***，其特征在于，所述缓冲层沉积单元包括：
沉积退火子单元，用于利用金属有机化合物化学气相沉积技术生长非故意掺杂的砷化镓材料：首先将衬底升温到220℃，在氢气氛围烘烤30分钟；然后升温到750℃，在氢气和砷烷混合气体氛围烘烤15分钟；再降温到400～420℃，生长一层厚度为18nm的砷化镓成核层，源流量为：三甲基镓2.7×10-5mol／min、砷烷6.5×10-3mol／min、输入V／III比240；10分钟后升温到650～680℃，生长300～400nm厚的砷化镓缓冲层，源流量为：三甲基镓4.0×10-5mol／min、砷烷4.0×10-3mol／min、输入V／III比100；最后，在氢气和砷烷混合气体氛围进行350到750℃之间的原位热循环退火，循环退火次数为三次。
10.根据权利要求6至9中任一项所述的硅基III-V族砷化镓半导体材料制备***，其特征在于：
所述外延生长单元包括：气相外延沉积子单元，用于利用金属有机化合物化学气相沉积技术，在420～750℃温度范围内，在所述砷化镓缓冲层和所述二氧化硅图形区上外延生长III-V族半导体材料，生长厚度为1000-2000nm，反应室压力为50～100Torr；
和／或，砷化镓沉积子单元，用于控制非故意掺杂的砷化镓外延生长，其中外延生长的载气为高纯氢气，III族有机源为三甲基镓，V族源为99.999％高纯砷烷，源流量分别为：三甲基镓流量4.0×10-5mol／min、砷烷流量4.0×10-3mol／min、输入V／III比为100。
CN201310492218.9A 2013-10-18 2013-10-18 一种硅基ⅲ-v族砷化镓半导体材料制备方法和*** Active CN104576326B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310492218.9A CN104576326B (zh) 2013-10-18 2013-10-18 一种硅基ⅲ-v族砷化镓半导体材料制备方法和***

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310492218.9A CN104576326B (zh) 2013-10-18 2013-10-18 一种硅基ⅲ-v族砷化镓半导体材料制备方法和***

Publications (2)

Publication Number Publication Date
CN104576326A true CN104576326A (zh) 2015-04-29
CN104576326B CN104576326B (zh) 2018-07-06

Family

ID=53092113

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310492218.9A Active CN104576326B (zh) 2013-10-18 2013-10-18 一种硅基ⅲ-v族砷化镓半导体材料制备方法和***

Country Status (1)

Country Link
CN (1) CN104576326B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106480498A (zh) * 2016-10-12 2017-03-08 北京邮电大学 一种纳米图形衬底侧向外延硅基量子点激光器材料及其制备方法
CN109585270A (zh) * 2018-11-15 2019-04-05 中国科学院半导体研究所 基于非晶衬底生长氮化物的方法及结构
CN110265503A (zh) * 2019-06-14 2019-09-20 中国科学院半导体研究所 硅基ⅲ-ⅴ族红外光电探测器阵列的制备方法
CN110364428A (zh) * 2018-04-11 2019-10-22 中国科学院物理研究所 一种锗-硅基砷化镓材料及其制备方法和应用
CN112162349A (zh) * 2020-09-29 2021-01-01 中国科学院物理研究所 一种悬浮脊形波导结构及其制备方法
CN112186084A (zh) * 2019-07-02 2021-01-05 东泰高科装备科技有限公司 一种GaAs/Si复合衬底的制备方法及其复合衬底和太阳能电池

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040077156A1 (en) * 2002-10-18 2004-04-22 Loucas Tsakalakos Methods of defect reduction in wide bandgap thin films using nanolithography
CN101830430A (zh) * 2010-05-24 2010-09-15 山东大学 一种大面积、高度均匀有序量子点阵列制造方法
CN102005514A (zh) * 2009-08-28 2011-04-06 上海蓝宝光电材料有限公司 采用纳米压印技术的ⅲ族氮化物半导体发光装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040077156A1 (en) * 2002-10-18 2004-04-22 Loucas Tsakalakos Methods of defect reduction in wide bandgap thin films using nanolithography
CN102005514A (zh) * 2009-08-28 2011-04-06 上海蓝宝光电材料有限公司 采用纳米压印技术的ⅲ族氮化物半导体发光装置
CN101830430A (zh) * 2010-05-24 2010-09-15 山东大学 一种大面积、高度均匀有序量子点阵列制造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
CHAO-WEI HSU, ET AL: "Nanoepitaxy of GaAs on a Si(001) substrate using a round-hole nanopatterned SiO2 mask", 《NANOTECHNOLOGY》 *
YIFAN WANG, ER AL: "Three-step growth of metamorphic GaAs on Si(001) by low-pressure metal organic chemical vapor deposition", 《J. VAC. SCI. TECHNOL. B》 *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106480498A (zh) * 2016-10-12 2017-03-08 北京邮电大学 一种纳米图形衬底侧向外延硅基量子点激光器材料及其制备方法
CN106480498B (zh) * 2016-10-12 2019-05-17 北京邮电大学 一种纳米图形衬底侧向外延硅基量子点激光器材料及其制备方法
CN110364428A (zh) * 2018-04-11 2019-10-22 中国科学院物理研究所 一种锗-硅基砷化镓材料及其制备方法和应用
CN110364428B (zh) * 2018-04-11 2021-09-28 中国科学院物理研究所 一种锗-硅基砷化镓材料及其制备方法和应用
CN109585270A (zh) * 2018-11-15 2019-04-05 中国科学院半导体研究所 基于非晶衬底生长氮化物的方法及结构
CN110265503A (zh) * 2019-06-14 2019-09-20 中国科学院半导体研究所 硅基ⅲ-ⅴ族红外光电探测器阵列的制备方法
CN112186084A (zh) * 2019-07-02 2021-01-05 东泰高科装备科技有限公司 一种GaAs/Si复合衬底的制备方法及其复合衬底和太阳能电池
CN112162349A (zh) * 2020-09-29 2021-01-01 中国科学院物理研究所 一种悬浮脊形波导结构及其制备方法

Also Published As

Publication number Publication date
CN104576326B (zh) 2018-07-06

Similar Documents

Publication Publication Date Title
CN104576326A (zh) 一种硅基ⅲ-v族砷化镓半导体材料制备方法和***
Tomioka et al. Selective-area growth of vertically aligned GaAs and GaAs/AlGaAs core–shell nanowires on Si (111) substrate
US6958254B2 (en) Method to produce germanium layers
CN100587919C (zh) 用于氮化物外延生长的纳米级图形衬底的制作方法
CN109103070B (zh) 基于纳米图形硅衬底制备高质量厚膜AlN的方法
CN110783167B (zh) 一种半导体材料图形衬底、材料薄膜及器件的制备方法
CN105448675B (zh) 一种GaAs/Si外延材料的MOCVD制备方法
CN106480498B (zh) 一种纳米图形衬底侧向外延硅基量子点激光器材料及其制备方法
CN105489714A (zh) 一种多孔氮化铝复合衬底及其在外延生长高质量氮化镓薄膜中的应用
CN102290435B (zh) 一种大面积量子点及其阵列制造方法
CN106158582B (zh) 近邻阴影效应辅助阵列法制备层转移薄晶硅工艺
CN108418095A (zh) 电注入长波长硅基纳米激光器阵列的外延材料制备方法
CN103094078A (zh) 一种半导体器件用氮化镓外延的制备方法
CN102842496B (zh) 硅基纳米阵列图形化衬底及硅基外延层的制备方法
Zhao et al. Trapping threading dislocations in germanium trenches on silicon wafer
CN103757693B (zh) 一种GaN纳米线的生长方法
Matsuoka et al. Growth of InN/GaN dots on 4H-SiC (0001) 4° off vicinal substrates by molecular beam epitaxy
CN103132077A (zh) 基于SiGe量子点模板刻蚀技术制备锗硅纳米柱的方法
CN107424912B (zh) 一种氮化镓基纳米柱阵列的制备方法
US20140202378A1 (en) METHOD FOR PRODUCING AN ORGANISED NETWORK OF SEMICONDUCTOR NANOWIRES, IN PARTICULAR MADE OF ZnO
US20190378952A1 (en) Enabling low-cost iii-v/si integration through nucleation of gap on v-grooved si substrates
CN114990692B (zh) 一种纳米图案化硅衬底、半导体薄膜及其制备方法
Fan et al. Epitaxial lateral overgrowth of InP on nanopatterned GaAs substrates by metal–organic chemical vapor deposition
US20170154771A1 (en) Selective area growth of semiconductors using patterned sol-gel materials
CN115074824B (zh) 一种利用边缘金属掩膜技术制备氮化镓单晶衬底的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CB03 Change of inventor or designer information

Inventor after: Wang Jun

Inventor after: Ren Xiaomin

Inventor after: Li Yubin

Inventor after: Deng Can

Inventor after: Wang Yifan

Inventor after: Bai Yiming

Inventor after: Wang Qi

Inventor after: Duan Xiaofeng

Inventor after: Zhang Xia

Inventor after: Huang Yongqing

Inventor before: Wang Jun

Inventor before: Li Yubin

Inventor before: Deng Can

Inventor before: Wang Yifan

Inventor before: Bai Yiming

Inventor before: Wang Qi

Inventor before: Duan Xiaofeng

Inventor before: Zhang Xia

Inventor before: Huang Yongqing

CB03 Change of inventor or designer information