CN104571249A - 一种功耗自适应线性稳压器 - Google Patents

Abstract

本发明公开了一种功耗自适应线性稳压器，由误差放大器、带偏置电流自动调整功能的缓冲器，以及输出驱动管及反馈电路组成。该缓冲器可根据负载情况实时调整缓冲器自身的偏置电流，同时实现最优功效并保证环路稳定性。相比于现有结构，该结构具有更低的空载电流和更宽的输出驱动范围。

Description

一种功耗自适应线性稳压器

技术领域

本发明涉及一种线性稳压器，特别涉及一种功耗自适应线性稳压器。

背景技术

低压差线性稳压器通常集成在芯片中为电路提供精确、稳定的供电电压。线性稳压器通常要求在不同供电电压下均能可靠工作，因此其电路结构本身必须适应很宽的电压范围。此外作为供电电源，其输出电流有着很宽的变化范围(空载一数百毫安)。对应的等效输出负载从几兆欧一直变化到十几欧，从低压差线性稳压器的反馈环路看，其输出极点的位置会变化四五个数量级，给环路稳定性设计带来很大的挑战。为了确保稳定性，通常的做法是在输出端并联一个很大的电容，将输出极点拉到足够低的位置，直到在最小负载情况下反馈环路的单位增益频率仍低于环路第二个极点的位置。但后果是并联的大电容(通常是数十至数百μF)严重限制了环路带宽，对干扰和电源波动的抑制能力也有所下降。另一种方法是使用缓冲器(通常是源跟随器)来隔离误差放大器和驱动管，以提高第二，第三极点的位置，即使主极点(输出极点)的位置发生很大的变化，次极点的位置仍大于单位增益频率。但是这样做的主要缺点是要实现较高的次极点位置，需要很大的电流来驱动这些缓冲器，直接导致了低压差线性稳压器的高功耗。为了提高能效，需要设计出具有更高电流效率的缓冲器，在较低的偏置电流下即可实现很低的输出电阻。

另一种更加高效的方式是采用自适应频率补偿技术，即次极点位置根据主极点的变化而做相应的改变，在主极点位置较低时，只需要较低的电流便可以实现保证次极点大于单位增益频率。而在输出大电流即负载较低时，对缓冲器注入额外电流，使得次极点与主极点以相同的速度增加，继续保证环路的稳定性。自适应频率补偿技术由于其高电流利用率以及灵活的带宽调节方式在学术界和工业界获得了广泛的应用。为实现自适应频率补偿，带有自动电流追踪和调节功能的电流缓冲器的设计显得十分关键。传统的缓冲器电路通常在结构上较为复杂，往往在电源和地之间层叠了较多的晶体管数目。然而随着集成电路内核供电电压不断降低，线性稳压器也需要工作在较低的供电电压下，此时传统缓冲器结构将无法继续使用。

发明内容

发明目的：针对上述现有技术，提出一种适用于低供电电压、宽驱动范围的应用场合，并具有自适应电流调节功能的线性稳压器，可保证在任何驱动电流情况下的频率稳定性。

技术方案：一种功耗自适应线性稳压器，包括第一至第九PMOS管、第一至第三NMOS管，第一至第四电阻、第一电容、第二电容以及参考电流源；其中，所述第一PMOS管的栅极和漏极接参考电流源的正极，其源极接外部电源，参考电流源的负极接地；第二PMOS管的源极接外部电源，其栅极接第一PMOS管的栅极，其漏极接第三PMOS管以及第四PMOS管的源极；第三PMOS管的栅极接外部参考电压，其漏极接第一NMOS管的栅极和漏极；第四PMOS管的漏极接第二NMOS管的漏极；第二NMOS管的栅极接第一NMOS管的栅极，第一NMOS管和第二NMOS管的源极接地；第三NMOS管的栅极接第二NMOS管的漏极，其源极接地，其漏极接第五PMOS管的漏极；第五PMOS管的源极接第一电阻的一端，第一电阻的另一端接外部电源；第七PMOS管的栅极接第三NMOS管的漏极与第二电阻的一端，第二电阻的另一端接第二电容的一端，第二电容的另一端接地；第七PMOS管的漏极接地，其源极接第五PMOS管的栅极以及第六PMOS管的漏极；第六PMOS管的栅极接第一PMOS管的栅极，其源极接外部电源；第八PMOS管的源极接外部电源，其漏极和栅极接第七PMOS管的源极；第九PMOS管的源极接电源，其栅极接第七PMOS管的源极，第九PMOS管的漏极接第三电阻的一端，第三电阻的另一端接第四电阻的一端以及第四PMOS管的栅极，第四电阻的另一端接地；第九PMOS管的漏极为输出电压节点，第一电容的一端接VOUT，第一电容的另一端接地。

有益效果：本发明的一种功耗自适应线性稳压器，通过在误差放大器与功率驱动管之间设置自适应缓冲器，在不同驱动电流的情况下适时改变该缓冲器的偏置电流，在实现更高能效的同时满足所有负载条件下的频率稳定性。该缓冲器结构简单，具有很低的静态功耗以及较宽的阻抗变化范围，可满足最大200mA的输出电流。

附图说明

图1为本发明的功耗自适应线性稳压器电路结构图；

图2为本发明的线性稳压器最大电流驱动和空载情况下环路增益幅频特性波特图；

图3为环路相位裕度随驱动电流变化的关系曲线。

具体实施方式

下面结合附图对本发明做更进一步的解释。

如图1所示，一种功耗自适应线性稳压器由误差放大器、电流自适应缓冲器以及驱动电路及反馈电阻组成。当该线性稳压器处于空载或低输出电流模式，缓冲器偏置在较低的电流下，在满足足够相位裕度的同时保证了较低的静态功耗。而当线性稳压器驱动电流较大时，缓冲器通过电流镜将一部分驱动电流复制并注入到缓冲器的偏置电流中，降低了缓冲器的高频输出阻抗并将环路的次极点推高，保证了环路的单位增益频率始终低于次极点的二分之一。具体电路拓扑关系为：

功耗自适应线性稳压器包括第一至第九PMOS管PM1～PM9、第一至第三NMOS管NM1～NM3，第一至第四电阻R1～R4、第一电容C1、第二电容C2以及参考电流源IDC1。其中，第一PMOS管PM1的栅极和漏极接参考电流源IDC1的正极，参考电流源IDC1的负极接地。第二PMOS管PM2的源极接外部电源，其栅极接第一PMOS管PM1的栅极，其漏极接第三PMOS管PM3以及第四PMOS管PM4的源极。第三PMOS管PM3的栅极接外部参考电压VREF，其漏极接第一NMOS管NM1的栅极和漏极。第四PMOS管PM4的漏极接第二NMOS管NM2的漏极。第二NMOS管NM2的栅极接第一NMOS管NM1的栅极，第一NMOS管NM1和第二NMOS管NM2的源极接地。第三NMOS管NM3的栅极接第二NMOS管NM2的漏极，其源极接地，其漏极接第五PMOS管PM5的漏极。第五PMOS管PM5的源极接第一电阻R1的一端，第一电阻R1的另一端接外部电源。第七PMOS管PM7的栅极接第三NMOS管NM3的漏极与第二电阻R2的一端，第二电阻R2的另一端接第二电容C2的一端，第二电容C2的另一端接地。第七PMOS管PM7的漏极接地，其源极接第五PMOS管PM5的栅极以及第六PMOS管PM6的漏极。第六PMOS管PM6的栅极接第一PMOS管PM1的栅极，其源极接外部电源。第八PMOS管PM8的源极接外部电源，其漏极和栅极接第七PMOS管PM7的源极。第九PMOS管PM9的源极接电源，其栅极接第七PMOS管PM7的源极，第九PMOS管PM9的漏极接第三电阻R3的一端，第三电阻R3的另一端接第四电阻R4的一端以及第四PMOS管PM4的栅极，第四电阻R4的另一端接地。第九PMOS管PM9的漏极为输出电压节点VOUT，第一电容C1的一端接VOUT，第一电容C1的另一端接地。其中，外部电源即线性稳压器的输入V_IN。

其中的误差放大器为传统的差分输入，单端输出的典型结构；NM3、PM5、PM6、PM7、R1构成了电流自适应缓冲器。传统的基于源跟随或者超级源跟随结构的缓冲器，其输入和输出电压之间通常会有一个栅源电压的偏移量，这在供电电压有限时会限制该电路的输出电流。本发明的电流自适应缓冲器在工作情况下，NM3的漏极电压可以比其栅极电压低一个阈值电压左右，一定程度上补偿了PM7的源极和栅极之间的压差，故该电压缓冲器输入和输出电压之间几乎不存在偏移量，提升了低电压下的线性稳压器的性能。该电流自适应缓冲器输出端通过负反馈技术产生了跨导增强效果，即PM5栅极的电压变化在PM5的漏端被放大，通过PM7注入额外的电流，其效果等效为PM7源极的输入阻抗被大幅降低，该负反馈结构将多余的跟随器带宽变换成所关心带宽内更低的输出阻抗。PM8监控输出电流的情况，并将一部分输出电流复制并注入到缓冲器电路中，进而降低缓冲器的输出阻抗，保证了整个负反馈环路在任何驱动负载情况下的相位裕度。

图2所示为该功耗自适应线性稳压器在最大输出电流与空载情况下的环路增益幅频响应波特图。从图中可以看出该功耗自适应线性稳压器可根据单位增益带宽的变化实时调整次极点位置：当处于空载状态时，单位增益频率较低，此时其缓冲器处于低偏置电流模式并将次极点位置拉低；当处于最大驱动电流模式时，随着主极点位置提高，单位增益频率也随之提高，此时缓冲器处于高偏置电流模式，次极点位置也同步升高，保证了足够的相位裕度。

图3所示为环路相位裕度随驱动电流的变化关系，从图中可以看出，当驱动电流足够低时，主极点和单位增益频率均处于很低的位置，此时相位裕度接近90度。随着驱动电流不断增加，单位增益频率逐步提高并不断靠近次极点，相位裕度也随之不断下降。当单位增益频率落到次极点二分之一频率附近时，相位裕度接近60度，此时注入到缓冲器的额外电流效果开始显现，随后当驱动电流不断升高时，次极点移动的速度已经赶上了单位增益频率的变化速度，相位裕度也随之小幅上升。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (1)

1.一种功耗自适应线性稳压器，其特征在于：包括第一至第九PMOS管(PM1～PM9)、第一至第三NMOS管(NM1～NM3)，第一至第四电阻(R1～R4)、第一电容(C1)、第二电容(C2)以及参考电流源(IDC1)；其中，所述第一PMOS管(PM1)的栅极和漏极接参考电流源(IDC1)的正极，其源极接外部电源，参考电流源(IDC1)的负极接地；第二PMOS管(PM2)的源极接外部电源，其栅极接第一PMOS管(PM1)的栅极，其漏极接第三PMOS管(PM3)以及第四PMOS管(PM4)的源极；第三PMOS管(PM3)的栅极接外部参考电压(VREF)，其漏极接第一NMOS管(NM1)的栅极和漏极；第四PMOS管(PM4)的漏极接第二NMOS管(NM2)的漏极；第二NMOS管(NM2)的栅极接第一NMOS管(NM1)的栅极，第一NMOS管(NM1)和第二NMOS管(NM2)的源极接地；第三NMOS管(NM3)的栅极接第二NMOS管(NM2)的漏极，其源极接地，其漏极接第五PMOS管(PM5)的漏极；第五PMOS管(PM5)的源极接第一电阻(R1)的一端，第一电阻(R1)的另一端接外部电源；第七PMOS管(PM7)的栅极接第三NMOS管(NM3)的漏极与第二电阻(R2)的一端，第二电阻(R2)的另一端接第二电容(C2)的一端，第二电容(C2)的另一端接地；第七PMOS管(PM7)的漏极接地，其源极接第五PMOS管(PM5)的栅极以及第六PMOS管(PM6)的漏极；第六PMOS管(PM6)的栅极接第一PMOS管(PM1)的栅极，其源极接外部电源；第八PMOS管(PM8)的源极接外部电源，其漏极和栅极接第七PMOS管(PM7)的源极；第九PMOS管(PM9)的源极接电源，其栅极接第七PMOS管(PM7)的源极，第九PMOS管(PM9)的漏极接第三电阻(R3)的一端，第三电阻(R3)的另一端接第四电阻(R4)的一端以及第四PMOS管(PM4)的栅极，第四电阻(R4)的另一端接地；第九PMOS管(PM9)的漏极为输出电压节点(VOUT)，第一电容(C1)的一端接VOUT，第一电容(C1)的另一端接地。