CN104537319A - 对总线进行加解扰的装置和方法、集成电路芯片 - Google Patents

Abstract

本发明涉及一种对总线进行加解扰的装置和方法、集成电路芯片。所述装置包括：加扰电路模块，输入端与地址总线和数据总线连接，输出端与存储设备连接，用于对接收自地址总线的地址和/或接收自数据总线的数据进行非线性变换加扰和/或线性变换加扰，将加扰后的地址和/或数据输出到存储设备；解扰电路模块，输入端经由地址总线和数据总线与存储设备连接，用于对接收自地址总线的地址和/或接收自数据总线的数据进行与非线性变换加扰对应的非线性逆变换解扰和/或与线性变换加扰对应的线性逆变换解扰。本发明可以实现对数据进行加解扰，加解扰的过程简单而且不需要密钥参与，在提高***的安全可靠性的基础上不会明显降低***性能。

Description

对总线进行加解扰的装置和方法、集成电路芯片

技术领域

本发明涉及信息安全领域，尤其涉及一种对总线进行加解扰的装置和方法、集成电路芯片。

背景技术

在信息化时代，数字化信息量急剧膨胀，而信息的传输与存储又是信息处理的核心部分。通常无需授权的媒体文件一般会以明文的方式传输和存储，而需要授权的媒体文件一般会以加扰的方式进行传输和存储，这样没有被授权的访问者将无法看到媒体文件的实际内容，比如大部分的DVD、蓝光碟片和大多数卫星与地面多媒体广播就采用了加扰的方式。同样的，在芯片中也存在同样的方式。其中，在非安全类芯片中，地址总线和数据总线一般是无需加扰的；而在具有安全需求的芯片中，为了保证传输和存储的数据的安全可靠性，必须对数据进行加扰处理，这样数据在存储设备的接口上都会以加扰方式存在，这样即使使用传统的集成离子束(Focused Ion beam，简称：FIB)与微探针等窥探技术得到存储设备接口处的数据，但是由于是经过加扰的内容，因而无法分析出明文内容。

在现有技术中，通常使用加密技术，比如AES或者3DES等，对芯片中的数据进行加密传输和加密存储。但是使用加密技术复杂性相对较高，所以对即时传输要求很高的***，这种方法会降低***性能，凸显传输路径的瓶颈。而且，这种方法容易让攻击者依据现有的攻击方式实施攻击。此外，在这种方法中，需要有密钥参与操作，增加了密钥泄露的可能性。

发明内容

本发明提供一种对总线进行加解扰的装置和方法、集成电路芯片，用以实现对数据进行加解扰，加解扰的过程简单而且不需要密钥参与，在提高***的安全可靠性的基础上不会明显降低***性能。

本发明提供一种对总线进行加解扰的装置，包括：

加扰电路模块，输入端与地址总线和数据总线连接，输出端与存储设备连接，用于对接收自所述地址总线的地址和/或接收自所述数据总线的数据进行非线性变换加扰和/或线性变换加扰，将加扰后的地址和/或数据输出到所述存储设备；

解扰电路模块，输入端经由地址总线和数据总线与所述存储设备连接，用于对接收自所述地址总线的地址和/或接收自所述数据总线的数据进行与所述非线性变换加扰对应的非线性逆变换解扰和/或与所述线性变换加扰对应的线性逆变换解扰。

本发明还提供一种集成电路芯片，包括：

主控制器；

前述的对总线进行加解扰的装置，与所述主控制器连接。

本发明还提供一种对总线进行加解扰的方法，包括：

对接收自地址总线的地址和/或接收自数据总线的数据进行非线性变换加扰和/或线性变换加扰，将加扰后的地址和/或数据输出到所述存储设备；

对从所述存储设备接收的地址和/或数据进行与所述非线性变换加扰对应的非线性逆变换解扰和/或与所述线性变换加扰对应的线性逆变换解扰。

在本发明中，加扰电路模块和解扰电路模块对地址总线和/或数据总线进行非线性变换加解扰和/或线性变换加解扰，整个处理过程简单有效，不会明显降低***总线性能。而且，在处理过程中不需要密钥参与操作，增加了***的安全可靠性。

附图说明

图1为本发明对总线进行加解扰的装置第一实施例的结构示意图；

图2为本发明对总线进行加解扰的方法第一实施例的流程示意图；

图3A为本发明对总线进行加解扰的装置第一实施例中加扰电路模块11的结构示意图；

图3B为本发明总线进行加解扰的装置第一实施例中解扰电路模块12的结构示意图；

图4为本发明对总线进行加解扰的装置第一实施例中非线性变换单元的结构示意图；

图5为本发明对总线进行加解扰的装置第一实施例中与图4所示非线性变换单元对应的非线性逆变换单元的结构示意图；

图6为本发明对总线进行加解扰的装置第二实施例的结构示意图；

图7为本发明对总线进行加解扰的方法第二实施例的流程示意图；

图8为本发明集成电路芯片实施例的结构示意图。

具体实施方式

下面结合说明书附图和具体实施方式对本发明作进一步的描述。

本发明的目的是为了使得传输到存储设备接口处的数据呈现加扰状态，而非明文状态，这样存储到存储设备内部的数据也是加扰模式，而从存储设备读出的数据亦是加扰模式，这样即使数据在存储设备接口处被FIB和微探针捕捉到，但仍然很难进行破译，保证了数据的安全性。

如图1所示，为本发明对总线进行加解扰的装置第一实施例的结构示意图，该装置可以包括加扰电路模块11和解扰电路模块12。加扰电路模块11的输入端与地址总线101和数据总线102连接，输出端经由地址总线103和数据总线104与存储设备13连接。解扰电路模块12的输入端经由地址总线103和数据总线104与存储设备13连接，输出端与地址总线101和数据总线102连接。

加扰电路模块11用于对接收自地址总线101的地址和/或接收自数据总线102的数据进行非线性变换加扰和/或线性变换加扰，将加扰后的地址和/或数据输出到存储设备13。

其中，存储设备13可以为静态存储电路，例如：静态随机存储器(StaticRandom Access Memory，简称：SRAM)，也可以是动态存储电路，例如：动态随机存储器(Dynamic Random Access Memory，简称：DRAM)或非易失性存储器(Non-Volatile Memory，简称：NVM)。

解扰电路模块12用于对接收自地址总线103的地址和/或接收自数据总线104的数据进行与非线性变换加扰对应的非线性逆变换解扰和/或与线性变换加扰对应的线性逆变换解扰。

图1所示装置的工作过程如下：如图2所示，为本发明对总线进行加解扰的方法第一实施例的流程示意图，可以包括如下步骤：

步骤21、加扰电路模块11对接收自地址总线101的地址和/或接收自数据总线102的数据进行非线性变换加扰和/或线性变换加扰，将加扰后的地址和/或数据输出到存储设备13；

步骤22、解扰电路模块12对从存储设备13接收的地址和/或数据进行与非线性变换加扰对应的非线性逆变换解扰和/或与线性变换加扰对应的线性逆变换解扰。

其中，非线性变换加扰的目的是改变数据，线性变换加扰的目的是将数位之间的顺序打乱并对数位进行线性变换。非线性变换加扰和线性变换加扰均不需要密钥参与操作。

本实施例具体可以融合到任意一个子***中。当应用在对安全有要求的集成电路芯片中时，地址总线具体可以为集成电路芯片内部的地址总线，数据总线具体可以为集成电路芯片内部的数据总线。

在本实施例中，加扰电路模块11和解扰电路模块12为核心部件，其中，加扰电路模块11可以包括1个或者多个级联的非线性变换单元和/或1个或多个级联的线性变换单元，可以自由选择加扰级数，而且各个非线性变换单元和线性变换单元可以根据需要任意调节相对位置，结构比较灵活；相应的，解扰电路模块12可以包括1个或多个级联的非线性逆变换单元和/或1个或多个级联的线性逆变换单元。可选地，加扰电路模块11可以包括两个以上非线性变换单元和两个以上线性变换单元，相应地，解扰电路模块12可以包括对应的两个以上非线性逆变换单元和两个以上线性逆变换单元。可选地，两个以上非线性变换单元互不相同，两个以上线性变换单元互不相同。

可选地，在图2所示方法流程图中，步骤21中可以进行两次以上非线性变换加扰和两次以上线性变换加扰，可选地，两次以上非线性变换加扰相同或互不相同，两次以上线性变换加扰相同或互不相同。相应地，在步骤22中，进行两次以上非线性逆变换解扰和两次以上线性逆变换解扰。

可选地，地址总线101的宽度可以为任意值，数据总线102的宽度可以为任意值。再参见图1所示结构示意图，本实施例还可以包括第一位宽补齐电路模块14和第二位宽补齐电路模块15。其中，第一位宽补齐电路模块14的输入端与地址总线101和/或数据总线102连接，输出端与加扰电路模块11的输入端连接。第二位宽补齐电路模块15的输入端与存储设备13连接，输出端与解扰电路模块12的输入端连接。

第一位宽补齐电路模块14用于将地址总线101上传输的地址和/或数据总线102上传输的数据的位宽填充至预定宽度；第二位宽补齐电路模块15用于将接收自存储设备13的地址和/或数据的位宽填充至预定宽度。

相应地，在图2所示流程示意图中，步骤21之前还可以包括如下步骤：

步骤20、第一位宽补齐电路模块14将地址总线101上传输的地址和/或数据总线102上传输的数据的位宽填充至预定宽度；

步骤22之前还可以包括如下步骤：

步骤23、第二位宽补齐电路模块15将接收自存储设备13的地址和/或数据的位宽填充至预定宽度。

一般来说，数据总线102上的数据明文的位宽是8的倍数，如果位宽不是8的倍数，可以以某一常数比特补齐，而非线性变换单元和线性变换单元的处理位宽可以是8的倍数。

可选地，参见图3A和图3B所示结构示意图，其中，图3A为本发明对总线进行加解扰的装置第一实施例中加扰电路模块11的结构示意图，图3B为本发明总线进行加解扰的装置第一实施例中解扰电路模块12的结构示意图。其中，加扰电路模块11可以包括串联连接的两个以上非线性变换单元1101、1102…110s和两个以上线性变换单元1111、1112…111t，s和t为大于或等于2的自然数。解扰电路模块12可以包括串联连接的两个以上与非线性变换单元对应的非线性逆变换单元1201、1202…120s和/或两个以上与线性变换单元对应的线性逆变换单元1211、1212…121t。其中，在加扰电路模块11中，各个非线性变换单元和各个线性变换单元之间的顺序是任意的，各个非线性变换单元的参数可以是不同的，也可以是相同的；相应地，在解扰电路模块12中，各个非线性逆变换单元和各个线性逆变换单元的顺序与加扰电路模块11中各个对应单元的顺序相反。

进一步地，假设数据明文的位宽为N，处理位宽为8，那么每个非线性变换单元可以包括并行结构的N/8个非线性变换子单元，每个线性变换单元内部可以包括并行结构的N/8个线性变换子单元，每个非线性变换子单元和线性变换子单元完成对8位数据的处理。

加扰电路模块可配置，解扰电路模块可配置。

下面通过一个实例介绍加扰电路模块11和解扰电路模块12的结构。如图4所示，为本发明对总线进行加解扰的装置第一实施例中非线性变换单元的结构示意图，该非线性变换单元包括n个非线性变换子单元402和n个线性变换子单元404，假设输入401为X，中间结果403为Y，其中，X＝{Xn,Xn-1,..X1,X0}，X0、X1..Xn均为8bits，Y＝{Yn,Yn-1,..Y1,Y0},Y0、Y1...Yn均为8bits。这样对于非线性变换子单元402的输入输出可以用公式表示为如下的公式(1)：

Yn＝Xn^-1(mod f(x))

其中，f(x)为GF(2^8)扩域上的最小多项式，可以表示为如下的公式(2)：

f(x)＝x^8+m7*x^7+m6*x^6+m5*x^5+m4*x^4+m3*x^3+m2*x^2+m1*x+1

这样的f(x)在2^8的扩域上可以找到30个，这些非线性变换子单元可以随意的在其中选取，由这些最小多项式产生的同构扩域间互相可以转换。当有多个非线性变化子单元时，它们采用的最小多项式可以是相同的，也可以是不同的。

线性变换子单元404则完成仿射的操作，类似于空间坐标的变换，属于线性变换，而变换的因子则可以由配置参数决定，中间结果403为Y,Y＝{Yn,Yn-1,..Y1,Y0}，输出405为L，L＝{Ln,Ln-1,..L1,L0}，则有如下的公式(3)：

Ln＝C0*Yn+C1(mod f(x))

其中，C0和C1为加扰参数，并且C0≠0，乘法和加法都是基于有限域的。

将公式(1)和公式(3)相结合，可以得到非线性变换电路模块的传输函数为如下的公式(4)：

Ln＝C0*Xn^-1(mod f(x))+C1(mod f(x))

进一步的，线性变换模块不包括非线性变换的部分，其目的仅仅是将数位之间的顺序打乱，并对数位进行线性的变换，这样，可以采用8x 8的满秩矩阵满足这样的需求，而矩阵的每个列向量可以由***进行设置，当包括多个线性变换模块时，多个线性变换模块的满秩矩阵可以是相同的或不同的。假设这样的满秩矩阵为A，而每一列的列矢量为{a0,a1,a2..a7}，则A＝{a0,a1,a2..a7}，如果仅仅是要达到数位顺序混淆的目的，则只需将a0,a1..a7设计成独热(hot-one)结构即可，即每一列仅有一个为1，而这8个向量之间又是互不相同的。假设线性变换模块的输入为X,X＝{Xn,Xn-1,..X1,X0}，输出为Y,Y＝{Yn,Yn-1,..Y1,Y0}，则每个线性变换子单元满足如下公式(5)：

Yn＝An*Xn

需要指出的是，公式(5)中的乘法是基于2ⁿ的有限域GF(2)域的矩阵乘法。

以上各个子单元描述了加扰的流程，而解扰与加扰过程相反，由存储设备13出来的数据密文首先经过线性逆变换单元的处理，这样的变换也是线性变换，它是基于公式(5)的逆变换，同样设输入密文107为X，输出为Y,根据矩阵的数学知识，可以得到如下的公式(6):

Yn＝An^-1*Xn(mod2)

进一步的，非线性逆变换单元也可以进一步展开。如图5所示，为本发明对总线进行加解扰的装置第一实施例中与图4所示非线性变换单元对应的非线性逆变换单元的结构示意图，该非线性逆变换单元可以包括线性逆变换子单元502和非线性逆变换子单元504，假设线性逆变换子单元502的输入505为X，输出503为L，其中，X＝{Xn,Xn-1,…X1,X0}，L＝{Ln,Ln-1,…L1,L0}，Xn是8位宽度，Ln也是8位宽度。由于各个字节单元的操作相同，因此选取其中的某一个字节单位进行变换，这样根据公式(3)可以得到如下的公式(7)：

Ln＝(Xn+C1)*C0^-1(modf(x))

进一步的，假设非线性逆变换子单元504的输出501为Y，Y＝{Yn,Yn-1,…,Y1,Y0}，则根据公式(1)可以得到如下的公式(8)：

Yn＝Ln(modf(x))

根据公式(7)和公式(8)，可以得到非线性逆变换单元的传输函数为如下的公式(9)：

Yn＝((Xn+C1)*C0^-1)^-1(mod f(x))

在本实施例中，加扰电路模块11和解扰电路模块12对地址总线和/或数据总线进行非线性变换加解扰和/或线性变换加解扰，整个处理过程简单有效，不会明显降低***总线性能。而且，在处理过程中不需要密钥参与操作，增加了***的安全可靠性。

如图6所示，为本发明对总线进行加解扰的装置第二实施例的结构示意图，在图1所示结构示意图的基础上，加扰电路模块11可以包括地址加扰单元111和数据加扰单元112，解扰电路模块12可以包括数据解扰单元121。地址加扰单元111的输入端与地址总线101连接，输出端与地址总线103连接；数据加扰单元112的输入端与数据总线102连接，输出端与地址总线104连接。数据解扰单元121的输入端与数据总线102连接，输出端与数据总线101连接。

地址加扰单元111用于对接收自地址总线101的地址进行线性变换加扰。数据加扰单元112用于对接收自数据总线102的数据进行非线性变换加扰和线性变换加扰。数据解扰单元113用于对接收自数据总线102的数据进行与非线性变换加扰对应的非线性逆变换解扰和与线性变换加扰对应的线性逆变换解扰。

本实施例的工作过程如下：如图7所示，为本发明对总线进行加解扰的方法第二实施例的流程示意图，可以包括如下步骤：

步骤71、地址加扰单元111对接收自地址总线101的地址进行线性变换加扰；

步骤72、数据加扰单元112对接收自数据总线102的数据进行非线性变换加扰和线性变换加扰；

步骤73、数据解扰单元113对接收自数据总线104的数据进行与非线性变换加扰对应的非线性逆变换解扰和与线性变换加扰对应的线性逆变换解扰。

在本实施例中，由于地址本身并不用于存储，对地址进行加扰的目的只是为了破坏存储设备13的地址线性递增特性，所以在加扰路径上，只对地址进行了线性变换，并省去对地址的解扰路径。此外，地址总线的宽度可以为任意值，用于加扰的地址位宽可以根据需要任意指定，而可加扰的地址位宽也可以根据需要任意指定。

如图8所示，为本发明集成电路芯片实施例的结构示意图，该集成度电路芯片可以包括主控制器81、对总线进行加解扰的装置。其中，对总线进行加解扰的装置经由地址总线101和数据总线102与主控制器81连接。

主控制器81可以为中央处理器或状态机等设备，其作用是产生地址明文和数据明文，并接收数据明文，对接收的数据明文进行处理。地址总线101上传输的为地址明文，数据总线102上传输的为数据明文。

对总线进行加解扰的装置可以为前述实施例中的对总线进行加解扰的装置，在此不再赘述。

可选地，该集成电路芯片还可以包括存储设备13，经由地址总线103和数据总线104与对总线进行加解扰的装置连接。

最后应说明的是：以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围。

Claims (10)

1.一种对总线进行加解扰的装置，其特征在于，包括：

加扰电路模块，输入端与地址总线和数据总线连接，输出端与存储设备连接，用于对接收自所述地址总线的地址和/或接收自所述数据总线的数据进行非线性变换加扰和/或线性变换加扰，将加扰后的地址和/或数据输出到所述存储设备；

解扰电路模块，输入端经由地址总线和数据总线与所述存储设备连接，用于对接收自所述地址总线的地址和/或接收自所述数据总线的数据进行与所述非线性变换加扰对应的非线性逆变换解扰和/或与所述线性变换加扰对应的线性逆变换解扰。

2.根据权利要求1所述的装置，其特征在于，所述加扰电路模块包括：

地址加扰单元，用于对接收自所述地址总线的地址进行线性变换加扰；

数据加扰单元，用于对接收自所述数据总线的数据进行非线性变换加扰和线性变换加扰；

所述解扰电路模块包括：

数据解扰单元，用于对接收自所述数据总线的数据进行与所述非线性变换加扰对应的非线性逆变换解扰和与所述线性变换加扰对应的线性逆变换解扰。

3.根据权利要求1所述的装置，其特征在于，所述加扰电路模块包括串联连接的两个以上非线性变换单元和/或两个以上线性变换单元；

所述解扰电路模块包括串联连接的两个以上与所述非线性变换单元对应的非线性逆变换单元和/或两个以上与所述线性变换单元对应的线性逆变换单元。

4.根据权利要求1所述的装置，其特征在于，所述数据总线的宽度为任意值，所述地址总线的宽度为任意值，所述装置还包括：

第一位宽补齐电路模块，输入端与所述地址总线和/或所述数据总线连接，输出端与所述加扰电路模块的输入端连接，用于将所述地址总线上传输的地址和/或所述数据总线上传输的数据的位宽填充至预定宽度；

第二位宽补齐电路模块，输入端与所述存储设备连接，输出端与所述解扰电路模块的输入端连接，用于将接收自所述存储设备的地址和/或数据的位宽填充至预定宽度。

5.一种集成电路芯片，其特征在于，包括：

主控制器；

权利要求1-4任一所述的对总线进行加解扰的装置，与所述主控制器连接。

6.根据权利要求5所述的集成电路芯片，其特征在于，还包括存储设备，与所述对总线进行加解扰的装置连接。

7.一种对总线进行加解扰的方法，其特征在于，包括：

对接收自地址总线的地址和/或接收自数据总线的数据进行非线性变换加扰和/或线性变换加扰，将加扰后的地址和/或数据输出到所述存储设备；

对从所述存储设备接收的地址和/或数据进行与所述非线性变换加扰对应的非线性逆变换解扰和/或与所述线性变换加扰对应的线性逆变换解扰。

8.根据权利要求7所述的方法，其特征在于，所述对接收自地址总线的地址和/或接收自数据总线的数据进行非线性变换加扰和/或线性变换加扰包括：

对接收自所述地址总线的地址进行线性变换加扰；

对接收自所述数据总线的数据进行非线性变换加扰和线性变换加扰；

所述对从所述存储设备接收的地址和/或数据进行与所述非线性变换加扰对应的非线性逆变换解扰和/或与所述线性变换加扰对应的线性逆变换解扰包括：

对接收自所述数据总线的数据进行与所述非线性变换加扰对应的非线性逆变换解扰和与所述线性变换加扰对应的线性逆变换解扰。

9.根据权利要求7所述的方法，其特征在于，所述非线性变换加扰的次数为两次以上，所述线性变换加扰的次数为两次以上；

所述非线性逆变换解扰的次数为两次以上，所述线性逆变换解扰的次数为两次以上。

10.根据权利要求7所述的方法，其特征在于，所述数据总线的宽度为任意值，所述地址总线的宽度为任意值，可加扰的地址的宽度为任意值；

所述对接收自地址总线的地址和/或接收自数据总线的数据进行非线性变换加扰和/或线性变换加扰之前还包括：将所述地址总线上传输的地址和/或所述数据总线上传输的数据的位宽填充至预定宽度；

所述对从所述存储设备接收的地址和/或数据进行与所述非线性变换加扰对应的非线性逆变换解扰和/或与所述线性变换加扰对应的线性逆变换解扰之前还包括：将接收自所述存储设备的地址和/或数据的位宽填充至预定宽度。