CN104536923B - 一种多通道的干扰信号采集与处理验证*** - Google Patents
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Abstract
本发明公开了一种多通道的干扰信号采集与处理验证***，它包括采集存储分机和数据转储分机两部分，所述的采集存储分机包括主控计算机模块、高速存储模块、AD采集模块、光纤通道单元和电源管理单元，数据转储分机包括转储服务器和磁盘阵列。本发明提供了一种多通道的干扰信号采集与处理验证***，具有完整的采集、实时存储、回放处理和转储处理功能的同时，还具有使用方便、准确性强、可靠性高的优点。
Description
技术领域
本发明涉及一种信号采集与处理验证***，特别是一种多通道干扰信号采集与处理验证***。
背景技术
数据采集***是计算机智能仪器与外界物理世界联系的桥梁，是获取信息的重要途径。数据采集技术主要指从传感器输出的微弱电信号，经信号调理、模数转换到存储、记录这一过程所涉及的技术。随着计算机和信息技术的飞速发展，信号传输在人们的生产与生活中占据越来越重要的地位，但在信号的传输过程有一个影响传输效果的因素，那就是干扰信号。因此，对干扰信号进行采集与处理就非常重要了。
现在市场上已经出现各类信号采集与处理验证***，这些***对平常的信号采集带来了很大的方便，但这些***也有一定的局限性。
多通道的干扰信号采集模块最重要的就是要做到同步采集，所以如何减小多通道采集的同步时间就很重要了，这也是现在多通道采集技术面临的一个难点与不足。
存储模块提高存储速度和降低误码率对存储模块的质量有着非常大的影响，对整个***也有着重大的作用，这也是干扰信号的采集与处理中的一个重要问题。
信号采集与处理验证***都希望能做到准确性高，可靠性强，使用方便，但目前还几乎没有一个具有完整的采集、实时存储、回放处理和转储处理功能的同时，还能做到准确性强、可靠性高的一种多通道的干扰信号采集与处理验证***。
发明内容
本发明目的在于克服现有技术的不足，提供一种多通道的干扰信号采集与处理验证***，具有完整的采集、实时存储、回放处理和转储处理功能的同时，还具有使用方便、准确性强、可靠性高的优点。
本发明的技术方案是这样实现的：一种多通道的干扰信号采集与处理验证***，它包括采集存储分机和数据转储分机；所述的采集存储分机的通信端通过千兆以太网与数据转储分机的通信端双向连接，采集存储分机的数据发送端通过光纤与数据转储分机的数据接收端连接；
所述的采集存储分机包括主控计算机模块、多个高速存储模块、AD采集模块和光纤通道单元，所述的AD采集模块的输入端接收输入信号，高速存储模块、AD采集模块和光纤通道 单元通过板间高速总线连接，高速存储模块、AD采集模块和光纤通道单元还同时通过CAN总线连接，所述的光纤通道单元通过PCIe与主控计算机模块连接，光纤通道单元还设有向数据转储分机输出数据的输出口；
所述的数据转储分机包括数据转储服务器和磁盘阵列，所述的数据转储服务器包括HBA卡和光纤接口卡，所述的光纤接口卡的输入端接收来自采集存储分机的输入信号，光纤接口卡的输出通过PCIe与HBA卡连接，HBA卡的输出通过光纤接口与磁盘阵列连接。
所述的一种多通道的干扰信号采集与处理验证***，还包括多个阵列天线和一个多通道接收机，所述的阵列天线接收干扰信号的射频信号，阵列天线的输出与多通道接收机连接，多通道接收机的输出与AD采集模块连接。
所述的高速存储模块的个数为4个。
所述的高速存储模块包括FLASH阵列、FPGA芯片、DSP处理器、一个用于存储文件***与参数的NOR FLASH和一个用于接收来自FPGA芯片数据并传输给光口的光模块，所述的FLASH阵列与FPGA芯片连接，FPGA芯片通过GTX接口与外部总线连接，FPGA芯片通过EMIF接口与DSP处理器连接，DSP处理器与PCI接口连接，DSP处理器还通过与以太网PHY芯片与千兆网口连接；所述的NOR FLASH与FPGA芯片连接，所述的光模块一端通过GTX接口和与FPGA芯片连接，另一端与光口连接；所述的FLASH阵列为采用了BCH纠错编码技术的FLASH阵列，FLASH阵列包括多组FLASH芯片，所述的多组FLASH芯片为流水线处理结构的芯片，所述的FLASH芯片为采用双页编程技术并包括多个分时利用的核的芯片。
所述的AD采集模块包括多路AD采集器、FPGA芯片、DSP处理器、以太网PHY芯片、时钟管理器和晶振，所述的多路AD采集器接收来自外部的输入信号，AD采集器的输出与FPGA芯片连接，FPGA芯片通过GTX接口与外部总线连接，FPGA芯片还通过DSP数据总线与DSP处理器连接，DSP处理器一端与预设的PCI接口连接，另一端通过以太网PHY芯片与千兆以太网连接；所述的时钟管理器一路输入端接收来自晶振的基准信号，时钟管理器的输出端与多路AD采集器连接，时钟管理器到多路AD采集器的每一路的PCB走线长度等长。
所述的光纤通道单元包括FPGA芯片、光纤收发器和以太网PHY芯片，所述的FPGA芯片通过GTX与板间高速总线连接，FPGA芯片还通过GTX与光纤收发器连接，光纤收发器通过光口输出数据，FPGA芯片还通过以太网PHY芯片与千兆以太网连接，FPGA芯片还分别与PCIe总线和CAN总线连接。
所述的光纤接口卡包括光纤收发器、FPGA芯片和PCIe金手指，所述的FPGA芯片的与PCIe金手指连接，FPGA芯片的还通过光纤收发器与光口连接。
所述的主控计算机模块选用AD-link公司的标准CPCI的高性能工业计算机板卡CPCI-6210。
所述的采集存储分机还包括一个电源管理单元，负责提供整机需要的电源，使用AC或者DC电源管理单元接收外部的220V交流电源转换为整机其他模块需要的直流电源。
所述的转储服务器选用联想供公司的S30系列，采用Intel 至强E5-1600处理器，并具备PCIe3.0和PCIe2.0插槽，可以满足用户对光纤通道卡和HBA卡之间的数据传输要求。
磁盘阵列选用联想公司的SureSAS112模块化磁盘存储***，主机连接方式支持FC和iCISI协议。
本发明的增益效果是：（1）AD采集模块采用同一时钟源和同一触发源，时钟信号到各个AD器件的PCB走线长度严格等长，并将同步触发信号和同步时钟信号也送给了FPGA芯片，FPGA芯片对多路AD采集数据的同步接收，保证可以使多通道采样的同步时间<0.1ns，提高了采集的准确性；（2）采用多项高速存储技术，大大提高了存储速度，采用BCH纠错技术，降低了误码率，误码率<10-12，提高了存储数据的准确性与可靠性；（3）本发明具有完整的采集，实时存储，回放处理或转储处理功能，能够完成对干扰信号从采集到处理每一步，使用非常方便。
附图说明
图1为本发明的原理框图；
图2为高速存储模块的原理框图；
图3为AD采集模块的原理框图；
图4为光纤通道单元的原理框图；
图5为光纤接口卡的原理框图；
图6为一种多通道的干扰信号采集与处理验证的方法流程图。
具体实施方式
下面结合附图进一步描述本发明的技术方案：如图1所示，一种多通道的干扰信号采集与处理验证***，它包括采集存储分机和数据转储分机；所述的采集存储分机的通信端通过千兆以太网与数据转储分机的通信端双向连接，采集存储分机的数据发送端通过光纤与数据转储分机的数据接收端连接；
所述的采集存储分机包括主控计算机模块、多个高速存储模块、AD采集模块和光纤通道单元，所述的AD采集模块的输入端接收输入信号，高速存储模块、AD采集模块和光纤通道 单元通过板间高速总线连接，高速存储模块、AD采集模块和光纤通道单元还同时通过CAN总线连接，所述的光纤通道单元通过PCIe与主控计算机模块连接，光纤通道单元还设有向数据转储分机输出数据的输出口；
所述的数据转储分机包括数据转储服务器和磁盘阵列，所述的数据转储服务器包括HBA卡和光纤接口卡，所述的光纤接口卡的输入端接收来自采集存储分机的输入信号，光纤接口卡的输出通过PCIe与HBA卡连接，HBA卡的输出通过光纤接口与磁盘阵列连接。
所述的一种多通道的干扰信号采集与处理验证***，还包括多个阵列天线和一个多通道接收机，所述的阵列天线接收干扰信号的射频信号，阵列天线的输出与多通道接收机连接，多通道接收机的输出与AD采集模块连接。
所述的高速存储模块的个数为4个。
如图2所示，所述的高速存储模块包括FLASH阵列、FPGA芯片、DSP处理器、一个用于存储文件***与参数的NOR FLASH和一个用于接收来自FPGA芯片数据并传输给光口的光模块，所述的FLASH阵列与FPGA芯片连接，FPGA芯片通过GTX接口与外部总线连接，FPGA芯片通过EMIF接口与DSP处理器连接，DSP处理器与PCI接口连接，DSP处理器还通过与以太网PHY芯片与千兆网口连接；所述的NOR FLASH与FPGA芯片连接，所述的光模块一端通过GTX接口和与FPGA芯片连接，另一端与光口连接；所述的FLASH阵列为采用了BCH纠错编码技术的FLASH阵列，FLASH阵列包括多组FLASH芯片，所述的多组FLASH芯片为流水线处理结构的芯片，所述的FLASH芯片为采用双页编程技术并包括多个分时利用的核的芯片。
采样频率越来越高，这给后端实时处理带来较大压力；这就对数据传输和实时处理提出了更高的要求，为了满足实时存储的需求，本发明采用了多项高速存储技术，如多级流水线技术、双页编程技术和Interleaved编程技术等，多级流水线技术是用利用FLASH芯片的编程时间间隔，采用多组FLASH芯片构建流水线处理结构；双页编程技术是利用单个FLASH芯片的双页独立特点，实现单位时间内双页同时编程，这种技术能将编程速度提高一倍；Interleaved编程技术则是利用单个芯片多个核的特点，分时利用这些核，从而实现存储速度的提升，最高可以满足1GB/s存储速度。
FLASH由于生产工艺和介质本身的特性，在编程过程中会出现随机性的BIT错误，因此为了保证用户的使用需求，本发明采用实时纠错编码技术，保证数据的正确性，根据FLASH的用户手册知，1080个Byte最多出现24个BIT错误，本发明采用的BCH纠错编码技术，能对1080个Byte实现多达32个BIT的纠错处理，能最大程度的满足用户需求，使误码率<10-12。
如图3所示，所述的AD采集模块包括多路AD采集器、FPGA芯片、DSP处理器、以太网PHY芯片、时钟管理器和晶振，所述的多路AD采集器接收来自外部的输入信号，AD采集器的输出与FPGA芯片连接，FPGA芯片通过GTX接口与外部总线连接，FPGA芯片还通过DSP数据总线与DSP处理器连接，DSP处理器一端与预设的PCI接口连接，另一端通过以太网PHY芯片与千兆以太网连接；所述的时钟管理器一路输入端接收来自晶振的基准信号，时钟管理器的输出端与多路AD采集器连接，时钟管理器到多路AD采集器的每一路的PCB走线长度等长。
如图4所示，所述的光纤通道单元包括FPGA芯片、光纤收发器和以太网PHY芯片，所述的FPGA芯片通过GTX与板间高速总线连接，FPGA芯片还通过GTX与光纤收发器连接，光纤收发器通过光口输出数据，FPGA芯片还通过以太网PHY芯片与千兆以太网连接，FPGA芯片还分别与PCIe总线和CAN总线连接。
如图5所示，所述的光纤接口卡包括光纤收发器、FPGA芯片和PCIe金手指，所述的FPGA芯片的与PCIe金手指连接，FPGA芯片的还通过光纤收发器与光口连接。
所述的主控计算机模块选用AD-link公司的标准CPCI的高性能工业计算机板卡CPCI-6210。
所述的采集存储分机还包括一个电源管理单元，负责提供整机需要的电源，使用AC或者DC电源管理单元接收外部的220V交流电源转换为整机其他模块需要的直流电源。
所述的转储服务器选用联想供公司的S30系列，采用Intel 至强E5-1600处理器，并具备PCIe3.0和PCIe2.0插槽，可以满足用户对光纤通道卡和HBA卡之间的数据传输要求。
磁盘阵列选用联想公司的SureSAS112模块化磁盘存储***，主机连接方式支持FC和iCISI协议。
如图6所示，本发明对应的一种多通道的干扰信号采集与处理验证的方法，它包括以下步骤：
S1.采集存储：对干扰信号进行采集，将其转换为数字信号，并进行实时存储；
S2.数据处理：对得到的数字信号进行处理，包括回放处理子步骤、数据转储子步骤和文件管理子步骤。
所述的步骤S1包括以下子步骤：
S11.信号获取：阵列天线取干扰信号的射频信号；
S12.信号传输：多通道接收机将获取的信号传输给AD采集模块，所述的AD采集模块的采集为多路采集；
S13.信号转换：AD采集模块同步采集，并保证每一路AD采集使用的采样时钟同源同相，FPGA芯片中利用同步触发输入信号，实现对多路AD采集数据的同步接收，将信号转换为数字信号，并在采集模块中进行通道不一致性校正；
S14.信号存储：通过板间高速总线将采集到数字信传输到高速存储模块，高速存储模块对来自AD采集模块的高速数据的实时存储。
所述的步骤S2中的回放处理子步骤包括以下子步骤：
S211.接收到数据回放命令后，光纤通道单元通过GTX接口从高速存储模块读取数据，通过PCIe接口将数据存储到主控计算机模块本地硬盘；
S212.主控计算机模块的处理软件完成对回放数据的事后处理。
所述的步骤S2中的数据转储子步骤包括以下子步骤：
S221.接收到数据转储命令后，光纤通道单元从高速存储模块读取数据，在数据转储分机的控制下，将数据转储到磁盘阵列；
S222.转储服务器对数据进行处理和算法验证。
所述的步骤S2中的文件管理子步骤采用自定义的文件***管理存储模块中存储的数据，在用户端看来存储模块存储是一系列可以根据需要进行删除，读取和格式化操作的文件。
所述的AD采集模块中多路AD采集器的每一路的AD器件的PCB到时钟走线长度等长。
所述的高速存储模块内含FLASH阵列，所述的FLASH阵列为采用了BCH纠错编码技术的FLASH阵列，FLASH阵列包括多组FLASH芯片，所述的多组FLASH芯片为流水线处理结构的芯片，所述的FLASH芯片为采用双页编程技术并包括多个分时利用的核的芯片。
Claims (1)
1.一种多通道的干扰信号采集与处理验证***，它包括采集存储分机和数据转储分机；所述的采集存储分机的通信端通过千兆以太网与数据转储分机的通信端双向连接，采集存储分机的数据发送端通过光纤与数据转储分机的数据接收端连接；
所述的采集存储分机包括主控计算机模块、多个高速存储模块、AD采集模块和光纤通道单元，所述的AD采集模块的输入端接收输入信号，高速存储模块、AD采集模块和光纤通道单元通过板间高速总线连接，高速存储模块、AD采集模块和光纤通道单元还同时通过CAN总线连接，所述的光纤通道单元通过PCIe与主控计算机模块连接，光纤通道单元还设有向数据转储分机输出数据的输出口；
所述的数据转储分机包括数据转储服务器和磁盘阵列，所述的数据转储服务器包括HBA卡和光纤接口卡，所述的光纤接口卡的输入端接收来自采集存储分机的输入信号，光纤接口卡的输出通过PCIe与HBA卡连接，HBA卡的输出通过光纤接口与磁盘阵列连接；其特征在于：所述多通道的干扰信号采集与处理验证***还包括多个阵列天线和一个多通道接收机，所述的阵列天线接收干扰信号的射频信号，阵列天线的输出与多通道接收机连接，多通道接收机的输出与AD采集模块连接；所述的高速存储模块的个数为4个；所述的高速存储模块包括FLASH阵列、FPGA芯片、DSP处理器、一个用于存储文件***与参数的NOR FLASH和一个用于接收来自FPGA芯片数据并传输给光口的光模块，所述的FLASH阵列与FPGA芯片连接，FPGA芯片通过GTX接口与外部总线连接，FPGA芯片通过EMIF接口与DSP处理器连接，DSP处理器与PCI接口连接，DSP处理器还通过与以太网PHY芯片与千兆网口连接；所述的NOR FLASH与FPGA芯片连接，所述的光模块一端通过GTX接口和与FPGA芯片连接，另一端与光口连接；所述的FLASH阵列为采用了BCH纠错编码技术的FLASH阵列，FLASH阵列包括多组FLASH芯片，所述的多组FLASH芯片为流水线处理结构的芯片，所述的FLASH芯片为采用双页编程技术并包括多个分时利用的核的芯片；所述的AD采集模块包括多路AD采集器、FPGA芯片、DSP处理器、以太网PHY芯片、时钟管理器和晶振，所述的多路AD采集器接收来自外部的输入信号，AD采集器的输出与FPGA芯片连接，FPGA芯片通过GTX接口与外部总线连接，FPGA芯片还通过DSP数据总线与DSP处理器连接，DSP处理器一端与预设的PCI接口连接，另一端通过以太网PHY芯片与千兆以太网连接；所述的时钟管理器一路输入端接收来自晶振的基准信号，时钟管理器的输出端与多路AD采集器连接，时钟管理器到多路AD采集器的每一路的PCB走线长度等长；所述的光纤通道单元包括FPGA芯片、光纤收发器和以太网PHY芯片，所述的FPGA芯片通过GTX与板间高速总线连接，FPGA芯片还通过GTX与光纤收发器连接，光纤收发器通过光口输出数据，FPGA芯片还通过以太网PHY芯片与千兆以太网连接，FPGA芯片还分别与PCIe总线和CAN总线连接；所述的光纤接口卡包括光纤收发器、FPGA芯片和PCIe金手指，所述的FPGA芯片的与PCIe金手指连接，FPGA芯片的还通过光纤收发器与光口连接。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB03 | Change of inventor or designer information |
Inventor after: Xiong Xingzhong Inventor after: Li Mingyu Inventor after: Jiang Weiheng Inventor after: Xu Weiyang Inventor after: Long Ning Inventor before: Long Ning Inventor before: Zhang Xingxing |
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| CB03 | Change of inventor or designer information | ||
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| TA01 | Transfer of patent application right |
Effective date of registration: 20180212 Address after: 610000 Chengdu high tech Zone (West), West core road, No. 5, No. Applicant after: Chengdu Longteng Zhongyuan Information Technology Co., Ltd. Applicant after: Sichuan University of Science & Engineering Address before: High tech Zone Tianchen road Chengdu City, Sichuan province 610000 No. 88 Applicant before: Chengdu Longteng Zhongyuan Information Technology Co., Ltd. |
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| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20200701 Address after: 570228 No. 58 Renmin Avenue, Hainan, Haikou Co-patentee after: Shen Zhong Patentee after: Zhang Kun Co-patentee after: Wang Xianpeng Address before: 610000 No. 5 West core road, hi tech Zone, Chengdu, Sichuan Co-patentee before: SICHUAN University OF SCIENCE & ENGINEERING Patentee before: CHENGDU LONGTENG ZHONGYUAN INFORMATION TECHNOLOGY Co.,Ltd. |
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| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20200709 Address after: 12 / F, building 4, No. 18, Jialing Jiangdong Street, Jianye District, Nanjing City, Jiangsu Province, 210019 Patentee after: Nanjing Xinyan collaborative positioning and Navigation Research Institute Co., Ltd Address before: 570228 No. 58 Renmin Avenue, Hainan, Haikou Co-patentee before: Shen Zhong Patentee before: Zhang Kun Co-patentee before: Wang Xianpeng |
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| TR01 | Transfer of patent right |