CN104506201B - （15，5）bch码的编码电路设计方法 - Google Patents

Abstract

本发明提供一种(15,5)BCH码的编码电路设计方法，该编码电路设计方法包括：根据该(15,5)BCH码的生成多项式，构造串行编码电路；分别为串行编码电路中的每个寄存器，获得输入第i+1位信息位后其存储的冗余校验位与输入第i位信息位后各寄存器内存储的冗余校验位、输入的第i+1位信息位之间的第一关系式；分别为串行编码电路中的每个寄存器，获得输入全部5位信息位后其存储的冗余校验位与未输入任何信息位时各寄存器内存储的冗余校验位、全部5位信息位的第二关系式；根据第二关系式，构造并行编码电路。本发明采用并行电路代替传统的串行编码方案，极大地缩短编码时间。

Description

（15，5）BCH码的编码电路设计方法

技术领域

本发明涉及纠错码技术领域，特别涉及一种(15，5)BCH码的编码电路设计方法。

背景技术

BCH(BoSe Ray-Chaudhuri Hocque5ghe15)是一种高效的纠错码，其循环编码和译码特点使其在提高通信、自动控制和存储器的可靠性等方面得到了广泛的应用。

通常BCH编码译码是采用串行方式来实现的，这种方案的编码译码所需电路很小，但是编码译码时间却依赖于时钟周期和码字长度，因此在对电路速度要求极高的场合显得不适用。

(15，5)BCH码能够纠正3位的错误，总共需要10位的冗余校验位，在m＝4的GF(2⁴)域上构造能纠正三个错误的BCH码，故t＝3。在GF(2⁴)上，本原α和α³＝α^2t-1所对应的多项式分别为：

φ₁(X)＝1+X+X⁴，

φ₃(X)＝1+X+X²+X³+X⁴，

φ₅(X)＝1+X+X²，

得到(15，5)BCH码的生成多项式为：

g(X)＝φ₁(X)·φ₃(X)·φ₅(X)＝1+X+X²+X⁴+X⁵+X⁸+X¹⁰

根据生成多项式g(X)的表达形式，可以设计出编译码电路如图1所示，其中方块表示寄存器，圆圈里面带加号的表示模二加法器，即异或门。可以看出，传统的BCH码编码需要经过10个寄存器，因此在时钟控制的同步数字电路中，需要5个时钟周期才能将5位数据位全部送入移位寄存器完成编码，速度较慢。并不适用于高速BCH编码电路。

发明内容

本发明提供了一种(15，5)BCH码的编码电路设计方法，可以极大地缩短编码时间，不受时钟周期的限制，编码速度大大提高。

根据本发明的一个实施例，提供了一种(15，5)BCH码的编码电路设计方法，该编码电路设计方法包括：根据该(15，5)BCH码的生成多项式，构造具有10个串联的寄存器的串行编码电路；根据该串行编码电路，分别为串行编码电路中的每个寄存器，获得输入第i+1位信息位后其存储的冗余校验位与输入第i位信息位后各寄存器内存储的冗余校验位、输入的第i+1位信息位之间的第一关系式，i≤4且为非负整数；根据第一关系式，分别为串行编码电路中的每个寄存器，获得输入全部5位信息位后其存储的冗余校验位与未输入任何信息位时各寄存器内存储的冗余校验位、全部 5位信息位的第二关系式；根据第二关系式，构造以5位信息位为输入、 10位冗余校验位为输出的并行编码电路。

可选地，未输入任何信息位时各寄存器内存储的冗余校验位都设置为 0。

可选地，根据第一关系式获得第二关系式的步骤包括：将为串行编码电路中的各寄存器获得的第一关系式向量化，从而获得表示输入第i+1位信息位后10个寄存器存储的冗余校验位的向量与输入第i位信息位后10 个寄存器存储的冗余校验位的向量、输入的第i+1位信息位之间的关系的第一向量关系式；根据第一向量关系式，获得表示输入全部5位信息位后 10个寄存器存储的冗余校验位的向量与未输入任何信息位时10个寄存器存储的冗余校验位的向量、全部5位信息位之间的关系的第二向量关系式；从第二向量关系式中，获得对应于串行编码电路中的每个寄存器的第二关系式。

本发明从串行编码电路中先得出输入第i+1位信息位后各寄存器存储的冗余校验位与输入第i位信息位后各寄存器内存储的冗余校验位、输入的第i+1位信息位之间的关系，进而得出输入全部5位信息位后各寄存器存储的冗余校验位与未输入任何信息位时各寄存器内存储的冗余校验位、全部5位信息位的关系，该关系就是10位冗余校验位与5位信息位的关系，从而能够构造以5位信息位为输入、10位冗余校验位为输出的并行编码电路。与现有技术的串行编码电路相比，采用并行电路代替传统的串行编码方案，可以不受时钟周期的限制，极大地缩短编码时间，编码速度大大提高。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。

图1为现有技术的(15，5)BCH码的编码电路；

图2为作为本发明(15，5)BCH码的编码电路的一个例子的(15，5) BCH码的首先构造的串行编码电路；

图3为作为本发明(15，5)BCH码的编码电路的一个例子的(15，5) BCH码的最后构造出的并行编码电路；

图4是根据本发明的一个实施例的(15，5)BCH码的编码电路设计方法的流程图。

具体实施方式

下面详细描述本发明的实施例。

所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。

本发明提供了一种(15，5)BCH码的编码电路设计方法，其中信息位的位数为5，编码后的总位数为15，冗余校验位的位数为10。如图4所示，该方法包括：

在步骤S1，根据该(15，5)BCH码的生成多项式，构造具有10个串联的寄存器的串行编码电路。

以(15，5)BCH码为例，图2示出了一个构造出的具有10个串联的寄存器的串行编码电路，其可以按现有技术的方式构造。以如上所述(15， 5)BCH码的生成多项式为：

g(X)＝φ₁(X)·φ₃(X)·φ₅(X)＝1+X+X²+X⁴+X⁵+X⁸+X¹⁰

的情况为例，构造出图2所示的串行编码电路。实际上，图2是图1的具体化的连接图。该电路包括S₀～S₉十个寄存器。

具体的，电路工作时，时钟信号c1k控制十个寄存器S₀～S₉。当时钟上升沿到来时，十个寄存器的输出分别送入下一级，同时产生下一级的输出。当信息位输入完成之后，10个寄存器中保存的值就是10位校验位的值。 10个寄存器内保存的数据与外界输入一起，循环移位。根据代数方法来理解，十位校验位就是信息位构成的信息位多项式，然后乘以X¹⁰(输入信息与最右边的寄存器的输出一同运算相当于乘以X¹⁰)，再除以BCH对应的生成多项式g(X)得到的余式的系数。

在步骤S2，根据该串行编码电路，分别为串行编码电路中的每个寄存器，获得输入第i+1位信息位后其存储的冗余校验位与输入第i位信息位后各寄存器内存储的冗余校验位、输入的第i+1位信息位之间的第一关系式，i≤4且为非负整数。

仍以图2的例子为例，可以为图2的10个寄存器中的每个寄存器，获得第一关系式如下：

其中，表示输入第i位信息位后各寄存器S0～S9内存储的冗余校验位，输入第i+1位信息位后各寄存器S₀～S₉内存储的冗余校验位，u_i+1表示输入的第i+1位信息位。如图2所示，寄存器S₉在输入第i+1位信息位后其存储值是前一寄存器S₈传递过来的，应等于前一寄存器S₈在输入第i位信息位后存储值，因此寄存器S₈在输入第i+1位信息位后其存储值是前一寄存器S₇传递过来的值加上寄存器S₉反馈回来的值的和，因此这里的加都是指模二加。

在步骤S3中，根据第一关系式(1)，分别为串行编码电路中的每个寄存器，获得输入全部5位信息位后其存储的冗余校验位与未输入任何信息位时各寄存器内存储的冗余校验位、全部5位信息位的第二关系式(2)。具体地：

在子步骤S31中，将为串行编码电路中的各寄存器获得的第一关系式向量化，从而获得表示输入第i+1位信息位后10个寄存器存储的冗余校验位的向量与输入第i位信息位后10个寄存器存储的冗余校验位的向量、输入的第i+1位信息位之间的关系的第一向量关系式。

仍以上述(15，5)BCH码为例为例，将第一关系式(1)改写成第一向量关系式(I)：

Sⁱ表示输入第i位信息位后10个寄存器存储的冗余校验位的向量， Sⁱ⁺¹表示输入第i+1位信息位后10个寄存器存储的冗余校验位的向量。仍以前述(15，5)BCH码为例：

矩阵A为由上式(1)中的各系数得到的系数矩阵。矩阵A为：

G_i+1是反映输入的第i+1位信息位的向量。它是一个列向量，第一行是输入的第i+1位信息位的向量，其余行为0。设U为所有信息位组成的向量U＝[u₀，u₁，...，u₄]，

其中G_，i+1表示矩阵的第i+1列。

在子步骤S32中，根据第一向量关系式(I)，获得表示输入全部5位信息位后10个寄存器存储的冗余校验位的向量与未输入任何信息位时10 个寄存器存储的冗余校验位的向量、全部5位信息位之间的关系的第二向量关系式。

以上述(15，5)BCH码为例，由第一向量关系式(I)，得到第二向量关系式(II)：

S⁵为表示输入全部5位信息位后10个寄存器存储的冗余校验位的向量，S⁰为未输入任何信息位时10个寄存器存储的冗余校验位的向量。可以将未输入任何信息位时各寄存器内存储的冗余校验位都设置为0，此时S⁰为0，上式(II)变为：

在步骤S33中，从第二向量关系式中，获得对应于串行编码电路中的每个寄存器的第二关系式。

以上述(15，5)BCH码为例，将上式(II-1)展开可以得到如下表达式，即对应于串行编码电路中的每个寄存器的第二关系式：

步骤S3也可以不按上述S31-S33的方式执行。例如，直接从第一关系式 (1)，即

，通过推导，将表示成u₀-u₄的函数，即得到(2)，只不过过程稍微复杂。

本文中，加号都表示模二上的加法，即等于二进制的异或

在步骤S4，根据第二关系式，构造以5位信息位为输入、10位冗余校验位为输出的并行编码电路。

以上述(15，5)BCH码为例，根据上述(2)，构造出如图3所示的并行编码电路。

假设待编码的信息位为(11000)，对应多项式为U(X)＝1+X，X¹⁰U(X)除以生成多项式g(X)＝1+X+X²+X⁴+X⁵+X⁸+X¹⁰得到余式：

b(X)＝1+X³+X⁴+X⁶+X⁸+X⁹

故编码得到(1001101011|11000)，左边10位是冗余校验位，右边5位是信息位，

可以根据式(2)验证推导结果正确。

虽然前面以(15，5)BCH码的生成多项式为：

g(X)＝φ₁(X)·φ₃(X)·φ₅(X)＝1+X+X²+X⁴+X⁵+X⁸+X¹⁰

为例描述了本发明编码电路的设计过程，但本领域技术人员可知，如果g(X) 为其它，本发明同样适用。

本发明提出一种(15，5)BCH码的编码电路设计方法，采用并行电路代替传统的串行编码方案，可以不受时钟周期的限制，极大地缩短编码时间，编码速度大大提高。

Claims (1)

1.一种(15，5)BCH码的编码电路设计方法，该编码电路设计方法包括：

根据该(15，5)BCH码的生成多项式，构造具有10个串联的寄存器的串行编码电路；

根据该串行编码电路，分别为串行编码电路中的每个寄存器，获得输入第i+1位信息位后其存储的冗余校验位与输入第i位信息位后各寄存器内存储的冗余校验位、输入的第i+1位信息位之间的第一关系式，i≤4且为非负整数；

根据第一关系式，分别为串行编码电路中的每个寄存器，获得输入全部5位信息位后其存储的冗余校验位与未输入任何信息位时各寄存器内存储的冗余校验位、全部5位信息位的第二关系式；

根据第二关系式，构造以5位信息位为输入、10位冗余校验位为输出的并行编码电路：

其中根据第一关系式获得第二关系式的步骤包括：

将为串行编码电路中的各寄存器获得的第一关系式向量化，从而获得表示输入第i+1位信息位后10个寄存器存储的冗余校验位的向量与输入第i位信息位后10个寄存器存储的冗余校验位的向量、输入的第i+1位信息位之间的关系的第一向量关系式；

根据第一向量关系式，获得表示输入全部5位信息位后10个寄存器存储的冗余校验位的向量与未输入任何信息位时10个寄存器存储的冗余校验位的向量、全部5位信息位之间的关系的第二向量关系式；

从第二向量关系式中，获得对应于串行编码电路中的每个寄存器的第二关系式；

所述第一关系式如下：

式中表示输入第i位信息位后各寄存器S₀～S₉内存储的冗余校验位，表示输入第i+1位信息位后各寄存器S₀～S₉内存储的冗余校验位，u_i+1表示输入的第i+1位信息位；第一关系式中的加都是模二加：

将第一关系式改写成第一向量关系式如下：

式中Sⁱ表示输入第i位信息位后10个寄存器存储的冗余校验位的向量，Sⁱ⁺¹表示输入第i+1位信息位后10个寄存器存储的冗余校验位的向量，矩阵A为由所述第一关系式中的各系数得到的系数矩阵；G_，i+1是向量矩阵G_i+1的第i+1列，G_i+1是反映输入的第i+1位信息位的向量矩阵；

由第一向量关系式得到第二向量关系式如下：

式中S⁵表示输入全部5位信息位后10个寄存器存储的冗余校验位的向量，S⁰为未输入任何信息位时10个寄存器存储的冗余校验位的向量；

设定未输入任何信息位时各寄存器内存储的冗余校验位都为0，此时S⁰为0，则第二向量关系式变形为：

由此，将变形后的第二向量关系式展开得到对应于串行编码电路中的每个寄存器的第二关系式：

式中分别表示寄存器S₀～S₉的第二关系式；设定U为所有信息位组成的向量，则U＝[u₀，u₁，...，u₄]。