CN104377670A - 用于集成电路器件的静电放电保护器件 - Google Patents

用于集成电路器件的静电放电保护器件 Download PDF

Info

Publication number
CN104377670A
CN104377670A CN201410397893.8A CN201410397893A CN104377670A CN 104377670 A CN104377670 A CN 104377670A CN 201410397893 A CN201410397893 A CN 201410397893A CN 104377670 A CN104377670 A CN 104377670A
Authority
CN
China
Prior art keywords
igfet
field effect
esd
effect transistor
gate field
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410397893.8A
Other languages
English (en)
Other versions
CN104377670B (zh
Inventor
吉耶斯·德拉德
保罗·卡彭
阿尔伯特·扬·惠清
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
NXP BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP BV filed Critical NXP BV
Publication of CN104377670A publication Critical patent/CN104377670A/zh
Application granted granted Critical
Publication of CN104377670B publication Critical patent/CN104377670B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明描述了静电放电(ESD)保护器件和操作ESD保护器件的方法的实施例。在一个实施例中，集成电路(IC)器件的ESD保护器件包括：双极型绝缘栅场效应晶体管，配置为在ESD事件期间传导ESD电流；以及触发器器件，配置为在ESD事件期间触发双极型绝缘栅场效应晶体管。触发器器件包括：转换速率检测器，配置为检测ESD事件；驱动器级，配置为驱动双极型绝缘栅场效应晶体管；以及保持锁存器，配置为保持驱动器级接通，以利用对双极型绝缘栅场效应晶体管的漏极端子或源极端子上的预偏置不灵敏的驱动电压来驱动双极型绝缘栅场效应晶体管的栅极端子。本发明还描述了其他实施例。

Description

用于集成电路器件的静电放电保护器件
技术领域
本发明实施例总体上涉及电子硬件和用于操作电子硬件的方法，更具体地，涉及静电放电(ESD)保护器件和用于为集成电路(IC)器件提供ESD保护的方法。
背景技术
ESD保护电路可以集成到IC芯片上，以提供到地的低阻抗通道，从而防止IC基板的热损坏。被称作“轨头座栓(railclamp)”的一般ESD保护电路包括双极型绝缘栅场效应晶体管和用于在ESD冲击期间激活双极型绝缘栅场效应晶体管的触发器电路。典型地，双极型绝缘栅场效应晶体管是具有较大沟道宽度的n沟道MOSFET(NMOS)晶体管。然而，还能够使用具有较大沟道宽度的p沟道MOSFET(PMOS)晶体管作为双极型绝缘栅场效应晶体管。基于ESD保护器件的双极型绝缘栅场效应晶体管可以用于通过将ESD电流从电源域分流到接地域，来在ESD冲击期间防止IC芯片的电源域过热。
在诸如人体模型(HBM)测试、机器模型(MM)测试或带电器件模型(CDM)测试等ESD测试期间，要测试的IC芯片通常不上电。特殊类型的ESD脉冲是所谓的“***级ESD脉冲”，如国际电工技术委员会(IEC)-61000-4-2标准中所描述的。与HBM、MM或CDM脉冲不同，可以在对IC芯片上电或未上电时将这些***级ESD脉冲传递至IC芯片。典型地，在不考虑当传递ESD脉冲时触发器电路可能被偏置到某电压电平的情况下，设计针对双极型绝缘栅场效应晶体管的传统触发器电路。然而，基于双极型绝缘栅场效应晶体管的ESD保护器件也可以用作针对在IC芯片上电以及未上电时传递的ESD脉冲的IC芯片的片上ESD保护。在具有传统触发器电路的轨头座栓用于保护IC芯片不受***级ESD脉冲影响的情况下，当IC芯片处于上电状态时，轨头座栓的性能在对IC芯片施加***级ESD脉冲时可能劣化。因此，需要用于在存在或不存在预偏置的情况下工作的基于双极型绝缘栅场效应晶体管的ESD保护器件的触发器电路，所述预偏置最大为IC芯片的最大允许电源电压。
发明内容
描述了ESD保护器件和用于操作ESD保护器件的方法的实施例。在一个实施例中，一种用于IC器件的ESD保护器件包括：双极型绝缘栅场效应晶体管，配置为在ESD事件期间传导ESD电流；以及触发器器件，配置为在ESD事件期间触发双极型绝缘栅场效应晶体管。触发器器件包括：转换速率检测器，配置为检测ESD事件；驱动器级，配置为驱动双极型绝缘栅场效应晶体管；以及保持锁存器，配置为保持驱动器级接通，以利用对双极型绝缘栅场效应晶体管的漏极端子或源极端子上的预偏置不灵敏的驱动电压来驱动双极型绝缘栅场效应晶体管的栅极端子。由于驱动器电路可以利用对双极型绝缘栅场效应晶体管上的预偏置不灵敏的驱动电压来驱动双极型绝缘栅场效应晶体管，因此触发器电路的性能对双极型绝缘栅场效应晶体管上的预偏置不灵敏。因此，ESD保护电路可以用作针对ESD脉冲的IC器件的片上ESD保护，而与IC器件上电还是未上电无关。还描述了其他实施例。
在实施例中，一种用于IC器件的ESD保护器件包括：双极型绝缘栅场效应晶体管，配置为在ESD事件期间传导ESD电流；以及触发器器件，配置为在ESD事件期间触发双极型绝缘栅场效应晶体管。触发器器件包括：转换速率检测器，配置为检测ESD事件；驱动器级，配置为驱动双极型绝缘栅场效应晶体管；以及保持锁存器，配置为保持驱动器级接通，以利用对双极型绝缘栅场效应晶体管的漏极端子或源极端子上的预偏置不灵敏的驱动电压来驱动双极型绝缘栅场效应晶体管的栅极端子。
在实施例中，一种用于IC器件的ESD保护器件包括：双极型绝缘栅场效应晶体管，配置为在ESD事件期间传导ESD电流；以及触发器器件，配置为在ESD事件期间触发双极型绝缘栅场效应晶体管。双极型绝缘栅场效应晶体管的漏极端子和源极端子之一连接至施加了IC器件的电源电压的电源节点。双极型绝缘栅场效应晶体管的源极端子和漏极端子中的另一个连接至施加了接地电压电压的接地节点。触发器器件包括：转换速率检测器，配置为检测ESD事件；驱动器级，配置为驱动双极型绝缘栅场效应晶体管的栅极端子；前级驱动器级，配置为一旦转换速率器件检测到ESD事件，就接通驱动器级；以及保持锁存器，配置为保持驱动器级驱动器级接通一段持续时间。转换速率检测器包括第一电容器和第一电阻器。驱动器级包括第一晶体管和第二电阻器。前级驱动器级包括第二晶体管和第三电阻器。保持锁存器包括第三晶体管、第二电容器和第四电阻器。
在实施例中，一种提供IC器件的ESD保护的方法包括：在IC器件的ESD事件期间触发双极型绝缘栅场效应晶体管；以及在ESD事件期间使用双极型绝缘栅场效应晶体管来传导ESD电流。触发双极型绝缘栅场效应晶体管包括：检测ESD事件；使用驱动器级来驱动双极型绝缘栅场效应晶体管的栅极端子；并且保持驱动器级接通，以利用对双极型绝缘栅场效应晶体管的漏极端子或源极端子上的预偏置不灵敏的驱动电压来驱动双极型绝缘栅场效应晶体管的栅极端子。
结合附图，通过本发明原理的示例的描述，本发明实施例的其他方面和优点将根据以下详细描述变得清楚。
附图说明
图1是根据本发明实施例的IC器件的示意性框图。
图2示出了ESD事件期间图1中示出的IC器件的电压偏置和ESD电流路径的示例。
图3-5示出了图1中示出的ESD保护器件的三个实施例。
图6是示出了根据本发明实施例的提供IC器件的ESD保护的方法的处理流程图。
贯穿附图，类似附图标记可以用于标识类似的元件。
具体实施方式
容易理解，本文总体上描述以及附图中示意的实施例的组件能够按照多种不同配置来布置和设计。因此，图中所呈现的多个实施例的以下详细描述并不意在限制本公开的范围，但是仅表示多个实施例。尽管在附图中呈现了实施例的多个方面，但是附图不必按比例绘制，除非明确指定。
所描述的实施例在所有方面应仅视为示意性而非限制性。因此，本发明的范围由所附权利要求而不是该详细描述来指示。在权利要求等同性意义和范围内的所有改变应包含在它们的范围内。
贯穿本说明书，对特征、优点的引用或类似语言并不暗示可以利用本发明实现的所有特征和优点应当在或在任一单个实施例中。相反，引用特征和优点的语言应理解为表示，结合实施例描述的特定特征、优点或特性包括在至少一个实施例中。因此，贯穿本说明书，对特征和优点的讨论和类似语言可以但不必指代相同实施例。
此外，在一个或多个实施例中，所描述的本发明特征、优点和特性可以按照任何适合的方式结合。本领域技术人员将认识到，根据本文的描述，可以在没有特定实施例的一个或多个特定特征或优点的情况下实践本发明。在其他情况下，特定实施例中的附加特征和优点未必存在于本发明的所有实施例中。
贯穿本说明书，对“一个实施例”、“实施例”的引用或类似语言表示结合所指示的实施例描述的特定特征、结构或特性包括在至少一个实施例中。因此，贯穿本说明书，短语“在一个实施例中”、“在实施例中”和类似语言可以但不必均指代相同实施例。
图1是根据本发明实施例的IC器件100的示意性框图。在图1所示的实施例中，IC器件包括核心电路102和用于在ESD事件期间保护核心电路的ESD保护器件104，ESD事件可以是ESD测试或实际ESD冲击。IC器件可以在多种应用中使用，例如，汽车应用、通信应用、工业应用、医疗应用、计算机应用和/或消费或家用电器应用。IC器件可以在基板中实现，例如，半导体晶片或印刷电路板(PCB)。在实施例中，可以将IC器件封装为半导体IC芯片。IC器件可以包括在微控制器中，微控制器可以用于例如车辆控制或通信、识别、无线通信和/或照明控制中。在一些实施例中，IC器件包括在计算设备中，例如智能电话、平板计算机、膝上型计算机等。例如，IC器件可以包括在具有近场通信(NFC)能力的计算设备中。
核心电路102是在ESD事件的情况下要由ESD保护电路保护的器件。核心电路典型地包括容易受到ESD冲击的一个或多个内部电路组件。核心电路的示例包括但不限于微控制器、收发机和开关电路。在实施例中，核心电路包括IC器件100的电源域。例如，核心电路可以连接至IC器件100的电源轨“VDD”。尽管图1中所示的IC器件包括核心电路和ESD保护器件104，但是在其他实施例中，IC器件可以包括附加电路元件。例如，IC器件可以包括串联的二极管，串联的二极管与核心电路并联，以进行电流限制和电压浪涌保护。
ESD保护器件104在ESD事件期间保护核心电路102。ESD保护器件104可以用于保护IC器件100的电源域。例如，ESD保护器件104可以连接至IC器件100的电源轨“VDD”。在图1所示的实施例中，ESD保护电路104包括：ESD元件106，配置为在ESD事件期间传导电流；以及触发器器件108，配置为在ESD事件期间触发ESD元件。
ESD保护器件104的ESD元件106可以由任何适合的半导体器件来实现。在实施例中，ESD元件实现为双极型绝缘栅场效应晶体管，所述双极型绝缘栅场效应晶体管是具有较大沟道宽度的NMOS晶体管或具有较大沟道宽度的PMOS晶体管，以泄放ESD电流。双极型绝缘栅场效应晶体管可以用于通过将ESD电流从电源域分流到接地域(即，接地)，来在ESD事件期间防止IC器件100的电源域电压过高。可以选择双极型绝缘栅场效应晶体管的沟道宽度以确保ESD事件期间双极型绝缘栅场效应晶体管上的电压降不超过被认为是对IC器件的内部电路组件(例如，核心电路102)有害的预定电压。典型地，将预定电压设置为等于或IC器件的电源电压或在IC器件的电源电压左右(例如，±30％)。
ESD保护器件104的触发器器件108能够检测ESD事件并在ESD事件期间在特定时间量内驱动ESD元件106。触发器器件可以使用一个或多个电容器、晶体管和/或电阻器来实现。在图1所示的实施例中，触发器器件108包括转换速率检测器110、可选前级驱动器级112、保持锁存器114和驱动器级116。转换速率检测器110是配置为检测ESD事件的电路，ESD事件可以是ESD测试或实际ESD冲击。在实施例中，转换速率检测器检测IC器件100的电源电压“VDD”的上升，这是ESD事件的特性。前级驱动器级112是配置为一旦转换速率检测器检测到ESD事件就接通驱动器级116的电路。前级驱动器级可以仅在初始检测到ESD事件期间激活，以“触发”驱动器级。在一些实施例中，触发器器件不包括前级驱动器级。保持锁存器114是配置为在所检测ESD事件的预期最大持续时间内保持驱动器级接通的电路。在一些实施例中，转换速率检测器和保持锁存器的功能在单个电路中实现。驱动器级116是配置为驱动ESD元件的电路。在ESD元件实现为双极型绝缘栅场效应晶体管的实施例中，驱动器级驱动双极型绝缘栅场效应晶体管的栅极端子。
图2示出了ESD事件期间IC器件100的电压偏置和ESD电流路径的示例。在图2中，虚线表示印刷电路板(PCB)上的元件，而实线表示IC芯片上的元件。ESD事件可以是IC器件的输入/输出(I/O)管脚之一上的ESD测试或实际ESD冲击。在图2所示的实施例中，串联的二极管224、226和228、230与核心电路102并联，以实现电流限制和电压浪涌保护目的。当IC器件在ESD事件期间上电时，对ESD保护器件104施加来自电源222的电源电压“VDD”，使得ESD保护器件被偏置到0V与电源电压“VDD”之间的某电压。备选地，当IC器件在ESD事件期间断电时，不对ESD保护器件施加电源电压“VDD”。在ESD事件期间，电流经过串联的二极管流到ESD保护器件中，如箭头232、234所示，并且经过ESD保护器件流到地(GND)中，如箭头236所示。
在实施例中，保持锁存器114保持驱动器级116接通，以利用对ESD元件上的预偏置不灵敏的电压来驱动ESD元件106。触发器电路108可以利用与IC器件100的电源电压“VDD”无关的驱动电压来驱动ESD元件。因此，触发器电路108的性能对IC器件的电源电压“VDD”不灵敏。与传统触发器电路相比，图1中示出的触发器电路108允许ESD保护电路104用作针对在IC器件上电或未上电时传递的ESD脉冲的片上ESD保护。例如，触发器电路108允许在国际电工技术委员会(IEC)61000-4-2静电放电免疫测试中使用ESD保护电路104，该测试可以在IC器件100处在上电状态以及未上电状态下时进行。ESD保护电路104可以用作泄放其他保护元件(例如，片上保护元件)不能泄放的任何剩余电流或泄放IC器件的整个***级ESD电流的额外箝位电路。在一些实施例中，保持锁存器114可以包括电容器118，电容器118配置为由ESD事件的ESD脉冲充电并且在电容器放电所花费的时间间隔上保持驱动器级116接通，该时间间隔设置为长于典型ESD脉冲的持续时间。例如，保持锁存器的电容器可以不直接连接至IC器件的电源线“VDD”。因此，在电源线“VDD”上存在正电压时，保持锁存器114的电容器118不被偏置。
图3-5示出了图1中所示的ESD保护器件104的三个实施例，该ESD保护器件可以用作针对ESD脉冲的片上ESD保护，而与IC器件100上电还是未上电无关。在图3-5所示的实施例中，ESD保护电路304、404或504包括配置为在ESD事件期间传导电流的双极型绝缘栅场效应晶体管306、406或506以及配置为在ESD事件期间触发/激活双极型绝缘栅场效应晶体管的触发器器件308、408或508。ESD保护电路304、404、504是图1中所示ESD保护电路104的一些可能实现方式。然而，图1中示出的ESD保护电路104可以与图3-5中所示的ESD保护电路304、404、305不同地实现。本发明不限于图3-5中所示ESD保护电路304、404、504的特定实现方式。
在图3所示的实施例中，ESD保护器件304基于实现为NMOS晶体管“M4”的双极型绝缘栅场效应晶体管306。具体地，触发器器件308和双极型绝缘栅场效应晶体管306在电源VDD节点(例如，端子或输入盘)356处连接至电源电压“VDD”，并且在电压VSS节点358处连接至较低电压“VSS”，较低电压“VSS”被设置为零(地)或零左右的电压。具体地，双极型绝缘栅场效应晶体管的漏极端子“D”连接至VDD节点356，双极型绝缘栅场效应晶体管的源极端子“S”连接至VSS节点358，双极型绝缘栅场效应晶体管的栅极端子“G”连接至触发器电路308并由触发器电路308控制。触发器电路308在ESD事件的开始处对双极型绝缘栅场效应晶体管的栅极端子“G”施加偏置，使得双极型绝缘栅场效应晶体管在ESD事件期间将ESD电流从VDD节点356分流到VSS节点358。通过在ESD事件期间分流ESD电流，双极型绝缘栅场效应晶体管防止自身以及在VDD节点和VSS节点之间连接的所有其他电路受到ESD损坏。在一些实施例中，选择双极型绝缘栅场效应晶体管的沟道宽度，使得ESD事件引起的全部ESD电流流经双极型绝缘栅场效应晶体管，而同时保持在双极型绝缘栅场效应晶体管上产生的电压降在预定临界值以下，该预定临界值典型地设置为VDD标称值的50％和150％之间的值。
触发器电路308在ESD事件期间将双极型绝缘栅场效应晶体管306的栅极端子“G”提高到正电压，在不存在ESD事件时将双极型绝缘栅场效应晶体管306的栅极“G”保持在与VSS节点358相同的电压处，并且通过检测双极型绝缘栅场效应晶体管的漏极电压“D”处的电势变化来在ESD事件和非ESD事件之间进行区分。在ESD脉冲期间，触发器电路将双极型绝缘栅场效应晶体管的栅极端子“G”上的电压设置为等于双极型绝缘栅场效应晶体管的漏极端子“D”上的电压。触发器电路允许在没有发生ESD事件的所有时间将双极型绝缘栅场效应晶体管的栅极端子“G”上的电压设定为双极型绝缘栅场效应晶体管的源极端子“S”的电压，以便确保双极型绝缘栅场效应晶体管较小待机(stand-by)漏电流。
在图3所示的实施例中，触发器器件308包括转换速率检测器310、前级驱动器级312、保持锁存器314和驱动器级316。转换速率检测器310包括与VDD节点356连接的电容器“C1”和与VSS节点358连接的电阻器“R1”。前级驱动器级312包括与VDD节点356连接的电阻器“R3”和NMOS晶体管“M1”。NMOS晶体管“M1”的栅极端子“G”连接至电容器“C1”和电阻器“R1”，NMOS晶体管M1的源极端子“S”连接至VSS节点358，并且NMOS晶体管“M1”的漏极端子“D”连接至电阻器“R3”。保持锁存器314包括电容器“C2”、电阻器“R2”和NMOS晶体管“M2”。NMOS晶体管“M2”的栅极端子“G”连接至电容器“C2”和电阻器“R2”，NMOS晶体管“M2”的源极端子“S”连接至VSS节点358，并且NMOS晶体管“M2”的漏极端子“D”连接至电阻器“R3”和NMOS晶体管“M1”的漏极端子“D”。电阻器“R2”连接至VSS节点358。驱动器级316包括PMOS晶体管“M3”和电阻器“R4”。PMOS晶体管“M3”的栅极端子“G”连接至NMOS晶体管“M1”、“M2”的漏极端子并连接至电阻器“R3”，PMOS晶体管“M3”的源极端子“S”连接至VDD节点356，并且PMOS晶体管“M3”的漏极端子“D”连接至电容器“C2”、电阻器“R4”和双极型绝缘栅场效应晶体管306的栅极端子“G”。电阻器“R4”连接至VSS节点358和双极型绝缘栅场效应晶体管306的栅极端子“G”。在一些实施例中，触发器电路308的一个或多个电容器由一个或多个电阻器代替。例如，NMOS晶体管用于代替位于电压“VSS”和触发器电路308的一些其他节点之间的电容器。类似地，PMOS晶体管可以用于代替位于电压“VDD”与触发器电路308的一些其他节点之间的电容器，或者位于触发器电路308的非VSS节点358也非VDD节点356的两个节点之间的电容器。在一些实施例中，触发器电路的一个或多个电阻器由一个或多个晶体管、多轨(poly track)或注入阱来代替。ESD保护器件304的电路元件之间的电连接可以是直接的电连接或者是经由中间器件的间接电连接。
在传统触发器电路中，电容器典型地直接连接至IC器件的电源节点。因此，在IC器件的电源节点上存在电压使得对传统触发器电路的电容器加偏置，引起双极型绝缘栅场效应晶体管的漏极端子和栅极端子处的电压差，导致传统触发器电路效率较低。具体地，在传统触发器电路中，在保持锁存器中的电容器上也存在对双极型绝缘栅场效应晶体管的漏极节点的预充电。因此，双极型绝缘栅场效应晶体管的驱动电压在存在预偏置时劣化，这降低了ESD保护的性能。在图3所示的触发器电路308中，保持锁存器314的电容器“C2”连接至驱动器级316的PMOS晶体管“M3”的漏极端子“D”。此外，保持锁存器314的电容器“C2”连接至双极型绝缘栅场效应晶体管306的栅极端子“G”，而不连接至双极型绝缘栅场效应晶体管的漏极端子“D”。由于双极型绝缘栅场效应晶体管的漏极端子“D”上的ESD冲击而导致的电压上升和双极型绝缘栅场效应晶体管的栅极端子“G”上的电压上升几乎相等。当在双极型绝缘栅场效应晶体管的漏极端子“D”上存在预偏置时，在双极型绝缘栅场效应晶体管的栅极端子“G”上不存在预偏置，并且在保持锁存器314的电容器“C2”上也不存在预偏置。因此，在电源节点VDD上存在电压时，保持锁存器中的电容器未加偏置，这足以恢复ESD事件期间驱动器级中PMOS晶体管“M3”上的全栅极-源极偏置，而与发生ESD冲击时存在正电源电压“VDD”无关。因此，驱动器电路308的驱动强度对电源节点356和双极型绝缘栅场效应晶体管306的漏极端子“D”上的预偏置不灵敏，并且双极型绝缘栅场效应晶体管306可以在电源节点356的任何合理偏置下最优地工作。不论是否存在来自IC器件100的电源的预偏置，ESD保护电路304都能以相同方式操作。因此，ESD保护电路304可以在IEC 61000-4-2静电放电免疫测试中使用，该免疫测试可以在IC器件100上电或未上电时进行。ESD保护电路304可以用作针对ESD脉冲的IC器件100的片上ESD保护，而与IC器件上电还是未上电无关。
在图3所示的实施例中，NMOS晶体管用作双极型绝缘栅场效应晶体管306。然而，本发明可应用于基于NMOS的双极型绝缘栅场效应晶体管和基于PMOS的双极型绝缘栅场效应晶体管二者。图4和5示出了图1中所示ESD保护器件104的两个实施例，该ESD保护器件104使用基于PMOS的双极型绝缘栅场效应晶体管406或506来在ESD事件期间传导电流。在图4所示的实施例中，ESD保护电路404包括配置为在ESD事件期间传导电流的基于PMOS的双极型绝缘栅场效应晶体管406以及配置为在ESD事件期间触发/激活双极型绝缘栅场效应晶体管406的触发器器件408。具体地，双极型绝缘栅场效应晶体管406实现为PMOS晶体管“P3”。触发器器件408和双极型绝缘栅场效应晶体管406在电源VDD节点(例如，端子或输入盘)456处连接至电源电压“VDD”，并且在电压VSS节点458处连接至较低电压“VSS”，较低电压“VSS”被设置为零(接地)或零左右的电压。双极型绝缘栅场效应晶体管406的源极端子“S”连接至VDD节点456，双极型绝缘栅场效应晶体管406的漏极端子“D”连接至VSS节点458，双极型绝缘栅场效应晶体管406的栅极端子“G”连接至触发器电路408并由触发器电路408控制。触发器电路408在ESD事件的开始处对双极型绝缘栅场效应晶体管406的栅极端子“G”施加偏置，使得双极型绝缘栅场效应晶体管406在ESD事件期间将ESD电流从VDD节点456分流到VSS节点458。通过在ESD事件期间分流ESD电流，双极型绝缘栅场效应晶体管406防止自身以及在VDD节点456和VSS节点458之间连接的所有其他电路受到ESD损坏。在一些实施例中，选择双极型绝缘栅场效应晶体管406的沟道宽度，使得ESD事件引起的全部ESD电流流经双极型绝缘栅场效应晶体管406，而同时将双极型绝缘栅场效应晶体管406上产生的电压降保持在预定临界值以下，该预定临界值典型地设置为VDD标称值的50％到150％之间的值。触发器器件408包括转换速率检测器410、前级驱动器级412、保持锁存器414和驱动器级416。转换速率检测器410包括与VSS节点458连接的电容器“C41”和与VDD节点456连接的电阻器“R41”。前级驱动器级412包括与VSS节点458连接的电阻器“R43”和PMOS晶体管“P1”。PMOS晶体管“P1”的栅极端子“G”连接至电容器“C41”和电阻器“R41”，PMOS晶体管P1的源极端子“S”连接至VDD节点456，并且PMOS晶体管“P1”的漏极端子“D”连接至电阻器“R43”。保持锁存器414包括电容器“C42”、电阻器“R42”和PMOS晶体管“P2”。PMOS晶体管“P2”的栅极端子“G”连接至电容器“C42”和电阻器“R42”，PMOS晶体管“P2”的源极端子“S”连接至VDD节点456，并且PMOS晶体管“P2”的漏极端子“D”连接至电阻器“R43”。电阻器“R42”连接至VDD节点456。驱动器级416包括NMOS晶体管“N1”和电阻器“R44”。NMOS晶体管“N1”的栅极端子“G”连接至PMOS晶体管“P1”、“P2”的漏极端子并连接至电阻器“R43”，NMOS晶体管“N1”的源极端子“S”连接至VSS节点458，并且NMOS晶体管“N1”的漏极端子“D”连接至电容器“C42”、电阻器“R44”和双极型绝缘栅场效应晶体管406的栅极端子“G”。电阻器“R44”连接至VDD节点456和双极型绝缘栅场效应晶体管406的栅极端子“G”。
转向图5，ESD保护电路504包括配置为在ESD事件期间传导电流的基于PMOS的双极型绝缘栅场效应晶体管506以及配置为在ESD事件期间触发/激活双极型绝缘栅场效应晶体管506的触发器器件508。具体地，双极型绝缘栅场效应晶体管506实现为PMOS晶体管“P6”。触发器器件508和双极型绝缘栅场效应晶体管506在电源VDD节点(例如，端子或输入盘)556处连接至电源电压“VDD”，并且在电压VSS节点558处连接至较低电压“VSS”，较低电压“VSS”被设置为零(接地)或零左右的电压。双极型绝缘栅场效应晶体管506的源极端子“S”连接至VDD节点556，双极型绝缘栅场效应晶体管506的漏极端子“D”连接至VSS节点558，双极型绝缘栅场效应晶体管506的栅极端子“G”连接至触发器电路508并由触发器电路508控制。触发器电路508在ESD事件的开始处对双极型绝缘栅场效应晶体管506的栅极端子“G”施加偏置，使得双极型绝缘栅场效应晶体管506在ESD事件期间将ESD电流从VDD节点556分流到VSS节点558。通过在ESD事件期间分流ESD电流，双极型绝缘栅场效应晶体管506防止自身以及在VDD节点556和VSS节点558之间连接的所有其他电路受到ESD损坏。在一些实施例中，选择双极型绝缘栅场效应晶体管506的沟道宽度，使得ESD事件引起的全部ESD电流流经双极型绝缘栅场效应晶体管506，而同时将双极型绝缘栅场效应晶体管506上产生的电压降保持在预定临界值以下，该预定临界值典型地设置为VDD标称值的50％和150％之间的值。触发器器件508包括转换速率检测器510、前级驱动器级512、保持锁存器514和驱动器级516。转换速率检测器510包括与VDD节点556连接的电容器“C51”和与VSS节点558连接的电阻器“R51”。前级驱动器级512包括与VDD节点556连接的电阻器“R53”和NMOS晶体管“N51”。NMOS晶体管“N51”的栅极端子“G”连接至电容器“C51”和电阻器“R51”，NMOS晶体管“NS1”的源极端子“S”连接至VSS节点558，并且NMOS晶体管“NS1”的漏极端子“D”连接至电阻器“R53”。保持锁存器514包括电容器“C52”、电阻器“R52”和NMOS晶体管“N52”。NMOS晶体管“N52”的栅极端子“G”连接至电容器“C52”和电阻器“R52”，NMOS晶体管“N52”的源极端子“S”连接至VSS节点558，并且NMOS晶体管“N52”的漏极端子“D”连接至电阻器“R53”和NMOS晶体管“N51”的漏极端子“D”。电阻器“R52”连接至VSS节点558。驱动器级516包括PMOS晶体管“P4”、“P5”、NMOS晶体管“N53”和电阻器“R54”。PMOS晶体管“P4”的栅极端子“G”连接至NMOS晶体管“N51”、“N52”的漏极端子并连接至电阻器“R53”，PMOS晶体管“P4”的源极端子“S”连接至VDD节点556，并且PMOS晶体管“P4”的漏极端子“D”连接至电容器“C52”、电阻器“R54”和晶体管“P5”、“N53”的栅极端子。电阻器“R54”连接至VSS节点558，晶体管“P5”、“N53”的栅极端子“G”，以及PMOS晶体管“P4”的漏极端子“D”。
图6示出了根据本发明实施例的提供IC器件的ESD保护的方法的处理流程图。IC器件可以与图1中示出的IC器件100相同或类似。在方框602处，在IC器件的ESD事件期间通过以下操作来触发双极型绝缘栅场效应晶体管：检测ESD事件，使用驱动器级来驱动双极型绝缘栅场效应晶体管的栅极端子，并且保持驱动器级接通，以利用对双极型绝缘栅场效应晶体管的漏极端子或源极端子上的预偏置不灵敏的驱动电压来驱动双极型绝缘栅场效应晶体管的栅极端子。在方框604处，在ESD事件期间使用双极型绝缘栅场效应晶体管来传导ESD电流。双极型绝缘栅场效应晶体管可以与图3-5中示出的双极型绝缘栅场效应晶体管306、406、506相同或类似。
尽管本文按照特定顺序示出并描述了方法的操作，但是方法的操作的顺序可以改变，使得按照相反顺序执行特定操作，或者至少部分地与其他操作并发地执行特定操作。在其他实施例中，可以按照间歇和/或交替方式来实现不同操作的指令或子操作。
此外，尽管已经描述并示出的本发明特定实施例包括若干本文描述或示出的组件，但是本发明的其他实施例也可以包括更少或更多组件来实现较少或较多的特征。
此外，尽管已经描述和示出了本发明的特定实施例，但是本发明不限于如此描述和示出的部件的特定形式或布置。本发明的范围应由所附权利要求及其等同物来限定。

Claims (20)

1.一种用于集成电路IC器件的静电放电ESD保护器件，所述ESD保护器件包括：
双极型绝缘栅场效应晶体管，配置为在ESD事件期间传导ESD电流；以及
触发器器件，配置为在ESD事件期间触发双极型绝缘栅场效应晶体管，所述触发器器件包括：
转换速率检测器，配置为检测ESD事件；
驱动器级，配置为驱动双极型绝缘栅场效应晶体管；以及
保持锁存器，配置为保持驱动器级接通，以利用对双极型绝缘栅场效应晶体管的漏极端子或源极端子上的预偏置不灵敏的驱动电压来驱动双极型绝缘栅场效应晶体管的栅极端子。
2.根据权利要求1所述的ESD保护器件，其中，保持锁存器包括电容器，并且所述电容器不直接连接至IC器件的电源节点和接地节点。
3.根据权利要求2所述的ESD保护器件，其中，所述电容器配置为由ESD电流充电并且在ESD事件期间放电以保持驱动器级接通。
4.根据权利要求1所述的ESD保护器件，其中，双极型绝缘栅场效应晶体管包括NMOS器件或PMOS器件。
5.根据权利要求4所述的ESD保护器件，其中，选择双极型绝缘栅场效应晶体管的沟道宽度，使得ESD事件期间在双极型绝缘栅场效应晶体管上产生的电压降在预定临界值以下。
6.根据权利要求4所述的ESD保护器件，其中，双极型绝缘栅场效应晶体管的漏极端子或源极端子连接至施加了IC器件的电源电压的电源节点，双极型绝缘栅场效应晶体管的源极端子或漏极端子连接至施加了第二电压的第二节点，并且第二电压低于IC器件的电源电压。
7.根据权利要求6所述的ESD保护器件，其中，第二电压是地电压。
8.根据权利要求6所述的ESD保护器件，其中，驱动器级配置为对双极型绝缘栅场效应晶体管的栅极端子施加偏置，使得双极型绝缘栅场效应晶体管在ESD事件期间将ESD电流从电源节点分流到第二节点。
9.根据权利要求6所述的ESD保护器件，其中，保持锁存器包括：
NMOS晶体管，其中NMOS晶体管的源极端子连接至第二节点，并且NMOS晶体管的漏极端子连接至驱动器级；以及
电容器，连接至NMOS晶体管的栅极端子和双极型绝缘栅场效应晶体管的栅极端子。
10.根据权利要求9所述的ESD保护器件，其中，驱动器级包括PMOS晶体管，PMOS晶体管的漏极端子连接至电容器和双极型绝缘栅场效应晶体管的栅极端子，并且PMOS晶体管的源极端子连接至电源节点。
11.根据权利要求10所述的ESD保护器件，其中，保持锁存器和驱动器级各自还包括连接至电容器和第二节点的电阻器。
12.根据权利要求10所述的ESD保护器件，其中，转换速率检测器包括：
第二电容器，连接至电源节点；以及
第一电阻器，连接至第二电容器和第二节点。
13.根据权利要求12所述的ESD保护器件，其中，触发器器件还包括：前级驱动器级，配置为一旦转换速率检测器检测到ESD事件就接通驱动器级。
14.根据权利要求13所述的ESD保护器件，其中，前级驱动器级包括：
第二NMOS晶体管，其中第二NMOS晶体管的栅极端子连接至第二电容器和第一电阻器，并且第二NMOS晶体管的源极端子连接至第二节点；以及
第二电阻器，连接至第二NMOS晶体管的漏极端子和电源节点。
15.根据权利要求4所述的ESD保护器件，其中，触发器器件配置为在ESD事件期间将双极型绝缘栅场效应晶体管的栅极端子上的电压设置为等于双极型绝缘栅场效应晶体管的漏极端子或源极端子上的电压。
16.根据权利要求15所述的ESD保护器件，其中，触发器器件配置为在ESD事件之后的预定持续时间期间和在ESD事件之前，将双极型绝缘栅场效应晶体管的栅极端子上的电压设置为等于双极型绝缘栅场效应晶体管的源极端子或漏极端子上的电压。
17.一种IC器件，包括根据权利要求1所述的ESD保护器件和要保护的器件。
18.一种集成电路IC器件的静电放电ESD保护器件，所述ESD保护器件包括：
双极型绝缘栅场效应晶体管，配置为在ESD事件期间传导ESD电流，其中，双极型绝缘栅场效应晶体管的漏极端子和源极端子之一连接至施加了IC器件的电源电压的电源节点，并且双极型绝缘栅场效应晶体管的源极端子和漏极端子中的另一个连接至施加了接地电压的接地节点；以及
触发器器件，配置为在ESD事件期间触发双极型绝缘栅场效应晶体管，所述触发器器件包括：
转换速率检测器，配置为检测ESD事件，其中，转换速率检测器包括第一电容器和第一电阻器；
驱动器级，配置为驱动双极型绝缘栅场效应晶体管的栅极端子，其中，驱动器级包括第一晶体管和第二电阻器；
前级驱动器级，配置为一旦转换速率检测器检测到ESD事件就接通驱动器级，其中前级驱动器级包括第二晶体管和第三电阻器；以及
保持锁存器，配置为保持驱动器级接通一段持续时间，其中，保持锁存器包括第三晶体管、第二电容器和第四电阻器。
19.根据权利要求18所述的ESD保护器件，其中，第一晶体管是PMOS晶体管，PMOS晶体管的源极端子连接至电源节点，第二电阻器连接至PMOS晶体管的漏极端子，第二晶体管是第一NMOS晶体管，第一NMOS晶体管的栅极端子连接至第一电容器和第一电阻器，第一NMOS晶体管的源极端子连接至接地节点，第三电阻器连接至第一NMOS晶体管的漏极端子和电源节点，第三晶体管是第二NMOS晶体管，第二NMOS晶体管的源极端子连接至接地节点，第二NMOS晶体管的漏极端子连接至第一NMOS晶体管的漏极端子、第三电阻器和PMOS晶体管的栅极端子，第二电容器连接至第二NMOS晶体管的栅极端子、PMOS晶体管的漏极端子和第二电阻器，第四电阻器连接至第二NMOS晶体管的栅极端子、第二电容器和接地节点。
20.一种提供集成电路IC器件的静电放电ESD保护的方法，所述方法包括：
在IC器件的ESD事件期间触发双极型绝缘栅场效应晶体管，其中触发双极型绝缘栅场效应晶体管包括：
检测ESD事件；
使用驱动器级来驱动双极型绝缘栅场效应晶体管的栅极端子；以及
保持驱动器级接通，以利用对双极型绝缘栅场效应晶体管的漏极端子或源极端子上的预偏置不灵敏的驱动电压来驱动双极型绝缘栅场效应晶体管的栅极端子；以及
在ESD事件期间，使用双极型绝缘栅场效应晶体管来传导ESD电流。
CN201410397893.8A 2013-08-15 2014-08-13 用于集成电路器件的静电放电保护器件 Active CN104377670B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/968,337 2013-08-15
US13/968,337 US9153958B2 (en) 2013-08-15 2013-08-15 Bias-insensitive trigger circuit for bigFET ESD supply protection

Publications (2)

Publication Number Publication Date
CN104377670A true CN104377670A (zh) 2015-02-25
CN104377670B CN104377670B (zh) 2018-02-13

Family

ID=50980242

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410397893.8A Active CN104377670B (zh) 2013-08-15 2014-08-13 用于集成电路器件的静电放电保护器件

Country Status (3)

Country Link
US (1) US9153958B2 (zh)
EP (1) EP2840608B1 (zh)
CN (1) CN104377670B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017143998A1 (zh) * 2016-02-24 2017-08-31 比亚迪股份有限公司 晶体管的驱动电路
CN111697533A (zh) * 2020-06-11 2020-09-22 上海麦歌恩微电子股份有限公司 集成电路电源过冲保护电路及保护方法
CN112821370A (zh) * 2021-01-12 2021-05-18 深圳芯邦科技股份有限公司 一种静电防护装置、静电防护方法及芯片

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106356823B (zh) * 2016-09-18 2018-08-14 无锡力芯微电子股份有限公司 集成于芯片内的浪涌保护电路
DE102016218074B3 (de) * 2016-09-21 2018-01-25 Ifm Electronic Gmbh Ratiometrisch arbeitendes Messgerät für die Prozessmesstechnik mit einer Überspannungsschutzeinheit
US10367349B2 (en) 2017-03-31 2019-07-30 Nxp B.V. Electrostatic discharge (ESD) protection device and method for operating an ESD protection device
US11387649B2 (en) * 2019-09-11 2022-07-12 Vanguard International Semiconductor Corporation Operating circuit having ESD protection function
JP7350798B2 (ja) * 2021-03-08 2023-09-26 株式会社東芝 半導体保護回路
US11557896B1 (en) * 2021-08-24 2023-01-17 Winbond Electronics Corp. Electrostatic discharge protection circuit

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070188953A1 (en) * 2006-02-15 2007-08-16 Chao-Cheng Lee Latch-up restistant esd protection circuit and method thereof
CN101286509A (zh) * 2007-04-12 2008-10-15 恩益禧电子股份有限公司 静电保护电路
US20100157491A1 (en) * 2008-12-18 2010-06-24 Sandisk Corp. Electrostatic discharge protective circuit having rise time detector and discharge sustaining circuitry
US20100290165A1 (en) * 2007-09-05 2010-11-18 Austriamicrosystems Ag Circuit Arrangement for Protection Against Electrostatic Charges and Method for Dissipation Thereof
CN101997304A (zh) * 2009-08-26 2011-03-30 瑞鼎科技股份有限公司 静电防护电路
US20120154963A1 (en) * 2010-12-21 2012-06-21 Microchip Technology Incorporated Adaptive electrostatic discharge (esd) protection circuit
US20130128400A1 (en) * 2011-11-17 2013-05-23 Chih-Ting Yeh Electrostatic discharge protection apparatus and method therefor

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6048106B2 (ja) * 1979-12-24 1985-10-25 富士通株式会社 半導体集積回路
US5946177A (en) * 1998-08-17 1999-08-31 Motorola, Inc. Circuit for electrostatic discharge protection
US7551413B2 (en) * 2005-08-26 2009-06-23 Texas Instruments Incorporated Transient triggered protection of IC components
US7660086B2 (en) * 2006-06-08 2010-02-09 Cypress Semiconductor Corporation Programmable electrostatic discharge (ESD) protection device
US8010927B2 (en) 2007-10-02 2011-08-30 International Business Machines Corporation Structure for a stacked power clamp having a BigFET gate pull-up circuit
EP2194578A1 (en) 2008-12-04 2010-06-09 Imec Bidirectional ESD power clamp
US8238067B2 (en) 2008-12-11 2012-08-07 Ati Technologies Ulc Electrostatic discharge circuit and method
JP5404343B2 (ja) 2009-11-25 2014-01-29 シャープ株式会社 静電気放電保護回路
US8861158B2 (en) * 2010-04-21 2014-10-14 Cypress Semiconductor Corporation ESD trigger for system level ESD events
US8390360B2 (en) 2011-01-12 2013-03-05 Advanced Micro Devices, Inc. Electronic component protection power supply clamp circuit
US8576524B1 (en) * 2011-09-19 2013-11-05 Cypress Semiconductor Corporation Diode based ESD triggers
US8649137B2 (en) * 2011-10-20 2014-02-11 Semiconductor Components Industries, Llc Semiconductor device and method of forming same for ESD protection
US9166402B2 (en) * 2013-01-14 2015-10-20 Texas Instruments Incorporated Electrostatic discharge protection apparatus

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070188953A1 (en) * 2006-02-15 2007-08-16 Chao-Cheng Lee Latch-up restistant esd protection circuit and method thereof
CN101286509A (zh) * 2007-04-12 2008-10-15 恩益禧电子股份有限公司 静电保护电路
US20100290165A1 (en) * 2007-09-05 2010-11-18 Austriamicrosystems Ag Circuit Arrangement for Protection Against Electrostatic Charges and Method for Dissipation Thereof
US20100157491A1 (en) * 2008-12-18 2010-06-24 Sandisk Corp. Electrostatic discharge protective circuit having rise time detector and discharge sustaining circuitry
CN102257731A (zh) * 2008-12-18 2011-11-23 桑迪士克股份有限公司 具有上升时间检测器及放电持续电路的静电放电保护电路
CN101997304A (zh) * 2009-08-26 2011-03-30 瑞鼎科技股份有限公司 静电防护电路
US20120154963A1 (en) * 2010-12-21 2012-06-21 Microchip Technology Incorporated Adaptive electrostatic discharge (esd) protection circuit
US20130128400A1 (en) * 2011-11-17 2013-05-23 Chih-Ting Yeh Electrostatic discharge protection apparatus and method therefor

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017143998A1 (zh) * 2016-02-24 2017-08-31 比亚迪股份有限公司 晶体管的驱动电路
US10574224B2 (en) 2016-02-24 2020-02-25 Byd Company Limited Drive circuit of transistor
CN111697533A (zh) * 2020-06-11 2020-09-22 上海麦歌恩微电子股份有限公司 集成电路电源过冲保护电路及保护方法
CN111697533B (zh) * 2020-06-11 2022-08-23 上海麦歌恩微电子股份有限公司 集成电路电源过冲保护电路及保护方法
CN112821370A (zh) * 2021-01-12 2021-05-18 深圳芯邦科技股份有限公司 一种静电防护装置、静电防护方法及芯片

Also Published As

Publication number Publication date
EP2840608B1 (en) 2017-08-30
EP2840608A2 (en) 2015-02-25
US20150049403A1 (en) 2015-02-19
EP2840608A3 (en) 2015-08-05
US9153958B2 (en) 2015-10-06
CN104377670B (zh) 2018-02-13

Similar Documents

Publication Publication Date Title
CN104377670A (zh) 用于集成电路器件的静电放电保护器件
US9634483B2 (en) Electrostatic discharge (ESD) protection circuit with EOS and latch-up immunity
CN101588062B (zh) 半导体集成电路的保护电路、其驱动方法及***
US7529070B2 (en) Power pin to power pin electro-static discharge (ESD) clamp
US9413166B2 (en) Noise-tolerant active clamp with ESD protection capability in power up mode
US8693150B2 (en) Semiconductor apparatus
US9953968B2 (en) Integrated circuit having an ESD protection structure and photon source
US20130279047A1 (en) Load drive device
CN102017144A (zh) 多电压静电放电保护
US9545041B2 (en) I/O device, method for providing ESD protection for an I/O device and ESD protection device for an I/O device
CN102204054B (zh) 低电压静电放电保护
CN101421896A (zh) 通过电源状态检测的esd箝位控制
US8315025B2 (en) Circuit arrangement for protection against electrostatic charges and method for dissipation thereof
EP3340298A1 (en) Electrostatic discharge (esd) protection for use with an internal floating esd rail
US7855863B2 (en) Driver with electrostatic discharge protection
CN104466935B (zh) 对***级脉冲的第一峰鲁棒的big‑fetesd保护
WO2023055823A1 (en) Level sensing shut-off for a rate-triggered electrostatic discharge protection circuit
US20170194788A1 (en) Dynamic trigger voltage control for an esd protection device
US10396068B2 (en) Electrostatic discharge protection device
CN102593805B (zh) 防止电荷耦合的esd保护
KR20080076402A (ko) 정전기 방전 보호 회로
Huang et al. A High Voltage Tolerant Supply Clamp for ESD Protection in a 45-nm SOI Technology
US8891215B2 (en) High noise immunity with latch-up free ESD clamp
US7477497B2 (en) Apparatus for electrostatic discharge protection of bipolar emitter follower circuits
KR20130072089A (ko) 반도체 집적회로

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant