CN104332469B - n沟道非易失性存储元件及其编译方法 - Google Patents
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Abstract
本发明公开了一种n沟道非易失性存储元件，包括p型半导体衬底，其包括n型掺杂的源区和漏区，以及位于源漏区之间的p型掺杂的晕圈注入区；以及位于p型半导体衬底上的n型掺杂的源漏区之间的栅极结构，该栅极结构从包括栅氧化层、多晶硅浮栅、中间绝缘层和控制栅极。当n沟道非易失性存储元件编译时，通过在控制栅极上施加正的栅极电压、在源区施加0V的源极电压、在漏区施加大于源极电压的漏极电压以及在衬底上施加正的衬底电压，在栅极电压和源极电压的电压差作用下使得晕圈注入区靠近源区和栅氧化层的区域中产生带带遂穿电子，该带带遂穿电子在衬底电压和源极电压的电压差作用下加速并在栅极电压作用下进入所述栅氧化层。本发明能够解决p沟道存储器件的擦除饱和的问题。
Description
技术领域
本发明涉及存储器，尤其涉及一种n沟道非易失性存储元件。
背景技术
对于NOR闪存记忆单元，限制其尺寸继续缩减的最重要因素是栅长的进一步缩短。这主要是由于NOR闪存记忆单元所采用的沟道热电子(CHE)注入的编译方式要求器件漏端有一定的电压，而这一电压对源漏端的穿透会产生很大的影响，对于短沟道器件沟道热电子(CHE)方式不适用。根据文献“G.Servalli,et al.,IEDM Tech.Dig.,35_1,2005”预测，传统闪存结构的栅长缩小的物理极限是130nm。
Shuo Ji Shukuri等人发表的文章“A 60nm NOR Flash Memory Cell TechnologyUtilizing Back Bias Assisted Band-to-Band Tunneling Induced Hot ElectronInjection(B4-Flash)”提出了一种新型的利用衬底偏压协助的带带遂穿引起的热电子来进行编译的P沟道记忆单元(B4-Flash器件)，能够进一步缩小器件尺寸。如图1所示，首先是由栅极和漏极电压产生的垂直电场(Vg-Vd)产生带到带遂穿电子，然后这些电子受到衬底偏置电压和漏极电压产生的结电场(Vd-Vb)加速到离开漏极一定距离的区域，最后在衬底偏置电压和栅极电压的垂直电场的作用下注入到电荷存储层。在这样的背栅偏压的的协助下，源漏端的电压差可以很小，这样可以保证器件尺寸能够缩小。
然而，现有的B4-Flash器件均为p沟道闪存，当关键尺寸缩小到60nm以下时，存在工艺制造困难的问题，特别是由于p沟道的B4-Flash器件的控制栅极本身就是p型掺杂，无法解决擦除饱和的问题。
发明内容
本发明的目的在于克服现有技术的缺陷，提供一种能够解决擦除饱和问题的n沟道非易失性存储元件。
本发明是通过以下技术方案实现的：
一种n沟道非易失性存储元件，包括：p型半导体衬底，其包括n型掺杂的源区和漏区，以及位于所述源区和漏区之间的p型掺杂的晕圈注入区；以及位于所述p型半导体衬底上所述n型掺杂的源区和漏区之间的栅极结构，该栅极结构从所述p型半导体衬底向上依次包括栅氧化层、多晶硅浮栅、中间绝缘层和控制栅极。其中，通过在所述控制栅极上施加一正的栅极电压、在所述源区施加一0V的源极电压、在所述漏区施加大于所述源极电压的漏极电压以及在所述衬底上施加一正的衬底电压，在所述栅极电压和源极电压的电压差作用下使得所述晕圈注入区靠近所述源区和栅氧化层的区域中产生带带遂穿电子，该带带遂穿电子在所述衬底电压和源极电压的电压差作用下加速并在所述栅极电压作用下进入所述栅氧化层。
优选的，所述栅极电压为10V～15V，所述漏极电压为1.5V～2V，所述衬底电压为3V～4V。
优选的，所述晕圈注入区掺杂硼，其能量为2KeV～4KeV，剂量为1e13/cm2～1e14/cm2，掺杂浓度为5e17/cm3～5e18/cm3。
优选的，所述中间绝缘层包括第一氧化层、氮化硅层和第二氧化层。
优选的，所述控制栅极的厚度为70～150nm，所述栅氧化层的厚度为6～10nm，所述中间绝缘层的厚度为12～20nm，所述浮栅的厚度为100～300nm。
优选的，所述第一氧化层的厚度为3～5nm、氮化硅层的厚度为6～10nm、第二氧化层的厚度为3～5nm。
进一步的，本发明还提供了一种n沟道非易失性存储元件的编译方法，该存储元件包括p型半导体衬底，位于该衬底内的n型掺杂的源区和漏区，位于所述源区和漏区之间的p型掺杂的晕圈注入区；以及位于该源区和漏区之间的该衬底上的一栅极结构，其中该栅极结构由该p型半导体衬底往上依次包括栅氧化层、多晶硅浮栅、中间绝缘层和控制栅极，该编译方法包括：
对该控制栅极施加一正的栅极电压，对该源区施加0V的源极电压，对该漏区施加大于所述源极电压的漏极电压，以及对该衬底施加一正的衬底电压，在所述栅极电压和源极电压的电压差作用下使得所述晕圈注入区靠近所述源区和栅氧化层的区域中产生带带遂穿电子，该带带遂穿电子在所述衬底电压和源极电压的电压差作用下加速并在所述栅极电压作用下进入所述栅氧化层。
优选的，所述栅极电压为10V～15V，所述漏极电压为1.5V～2V，所述衬底电压为3V～4V。
优选的，所述晕圈注入区掺杂硼，其能量为2KeV～4KeV，剂量为1e13/cm2～1e14/cm2，掺杂浓度为5e17/cm3～5e18/cm3。
优选的，所述控制栅极的厚度为70～150nm，所述栅氧化层的厚度为6～10nm，所述中间绝缘层的厚度为12～20nm，所述浮栅的厚度为100～300nm；所述中间绝缘层包括第一氧化层、氮化硅层和第二氧化层；所述第一氧化层的厚度为3～5nm、氮化硅层的厚度为6～10nm、第二氧化层的厚度为3～5nm。
本发明的存储元件编译时通过在器件源端施加0V电压，栅极与源端的巨大电势差导致晕圈注入去靠近源端的区域能带强烈弯曲，引起电子从价带量子遂穿到导带(带带遂穿)，而遂穿到导带的电子在衬底正偏压所造成的耗尽区强电场作用下被加速，最后在栅极正电压作用下克服衬底硅与栅氧化层之间的势垒而跃迁到氧化层。另一方面，由于漏区加正偏压，故靠近漏区的晕圈注入区电势较高，能带不会弯曲很多，不会产生带带遂穿电子。通过背栅偏压的协助，源漏端电压差可以很小，因此能够保证器件尺寸的进一步缩小。此外，由于本发明的存储元件为n沟道，只要在控制栅进行p型杂质注入减少控制栅的电子富余就可以方便地解决擦除饱和的问题，相比于现有技术中p沟道的B4-flash器件更容易制造。
附图说明
图1是本发明一实施例n沟道非易失性存储元件的结构示意图；
图2显示了本发明一实施例n沟道非易失性存储元件的晕圈注入区靠近源区的能带图；
图3显示了本发明一实施例n沟道非易失性存储元件的晕圈注入区靠近漏区的能带图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
图1所示为本发明一实施例的n沟道非易失性存储元件的结构示意图，其中虚线代表耗尽区边界，黑色实心圆圈代表电子。如图1所示，n沟道非易失性存储元件包括p型半导体衬底10，位于p型半导体衬底10中的n型掺杂的源区16a和漏区16b、位于源漏区之间的p型掺杂的晕圈注入区(halo)15，以及位于半导体衬底上源漏区之间的栅极结构。本实施中，栅极结构从衬底10向上依次包括栅氧化层11、多晶硅浮栅12、中间绝缘层13和控制栅极14。多晶硅浮栅12作为存储电子的介质层，中间绝缘层13用于阻隔电子进入控制栅极14。其中，栅氧化层11的厚度为6～10nm，多晶硅浮栅12的厚度为100～300nm，中间绝缘层13的厚度为12～20nm，控制栅极14的厚度较佳为70～150nm。本实施例中，中间绝缘层13为ONO结构，即包括第一氧化层、氮化硅层和第二氧化层。其中，第一氧化层和第二氧化层的厚度范围均为3～5nm，氮化硅层的厚度为6～10nm。在其他实施例中，中间绝缘层也可以是单层的氧化层。作为较佳实施例，栅极结构的栅长选取为58nm，栅氧化层11厚度为8nm，多晶硅浮栅12厚度选取为175nm，顶部控制栅14厚度为90nm，ONO结构的中间绝缘层中ONO层第一和第二氧化层均为3nm厚、氮化硅层为6.5nm厚。栅极结构的制造工艺采用常规的CMOS工艺，在此不做赘述。
晕圈注入区15位于源漏区16a和16b之间，其中掺杂有p型离子，如硼或铟。晕圈注入区15除了能够防止穿通(源漏耗尽层连通)和短沟道效应以外，本发明中还作为产生带带遂穿(BTBT，Band to Band Tunneling)电子的场所。而为了使带带遂穿电子产生后更易被加速和获得能量，晕圈注入区具有较高的杂质浓度以增加PN结耗尽区的电场强度。本实施例中晕圈注入区15掺杂的是硼离子，硼的注入能量为2～4KeV，注入剂量1e13/cm2～1e14/cm2，硼的掺杂浓度为5e17/cm3～5e18/cm3。本实施例中，晕圈注入区连结为一体，但在其他实施例中晕圈注入区也可以是分开的两个。晕圈注入区的注入可在栅极结构形成后、栅极结构的侧壁间隔物形成之前进行。完成晕圈注入后，再依次进行侧壁间隔物的制作和源漏离子注入的步骤。n沟道非易失性存储元件的制造工艺与标准CMOS工艺兼容，没有太大的改动，能够在一般的半导体制造公司生产。
以下将结合图1和图2对本发明的n沟道非易失性存储元件的编译过程加以说明。当n沟道非易失性存储元件编译时，在控制栅极14上施加了一个正的栅极电压Vcg(+)、在源区16a施加了一个0V的源极电压Vs、在漏区16b施加了一个大于源极电压Vs的漏极电压Vd，此外还在p型衬底10上施加一个正的衬底电压Vb。其中，衬底电压Vb大于漏极电压Vd但小于栅极电压Vcg。较佳的，栅极电压Vcg为10V～15V，漏极电压Vd为1.5V～2V，衬底电压Vb为3V～4V。以Vg＝12V，Vs＝0V，Vd＝1.8V，Vb＝4V为例，由于栅极电压Vcg与源极电压Vs(0V)的电压差非常大，相应的浮栅电压Vfg与源极电压Vs的电压差也非常大，造成晕圈注入区中靠近源区的能带强烈弯曲，如图2所示，引起晕圈注入区靠近源区和栅氧化层的区域中的电子从价带量子隧穿到导带而产生带带隧穿(Band to Band Tunneling，BTBT)电子。隧穿到导带的BTBT电子在由衬底正偏压Vb和源极电压Vs引起的耗尽区的横向的强电场(Vd-Vb)作用下被加速，获得足够的能量，最后在栅极正电压Vcg的作用下克服硅衬底与栅氧化层之间势垒，跃迁到栅氧化层中。如图3所示，由于漏区也施加正偏压1.8V，所以靠近漏区的晕圈注入区的电势较高，能带不会弯曲很多，故不会产生BTBT电子。
综上所述，本发明的n沟道存储元件通过在器件源端施加0V电压，造成晕圈注入区靠近源端处能带因栅极与源极巨大的电势差强烈弯曲，引起从价带量子遂穿到导带(带带遂穿)的电子生成于晕圈注入区靠近源端和栅氧化层的区域，而遂穿到导带的电子在衬底正偏压所引起的耗尽区强电场作用下被加速，最后在栅极正电压作用下克服衬底硅与栅氧化层之间的势垒而跃迁到栅氧化层以此实现编译工作。通过背栅偏压的协助，源漏端电压差可以很小，因此能够保证器件尺寸的进一步缩小。此外，由于本发明的存储元件为n沟道，只要在控制栅进行p型杂质注入减少控制栅的电子富余就可以方便地解决擦除饱和的问题，相比于现有技术中p沟道的B4-flash器件更容易制造。
虽然本发明已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。
Claims (10)
1.一种n沟道非易失性存储元件，其特征在于，包括：
p型半导体衬底，其包括n型掺杂的源区和漏区，以及位于所述源区和漏区之间的p型掺杂的晕圈注入区；以及
位于所述p型半导体衬底上所述n型掺杂的源区和漏区之间的栅极结构，该栅极结构从所述p型半导体衬底向上依次包括栅氧化层、多晶硅浮栅、中间绝缘层和控制栅极，
其中，当所述n沟道非易失性存储元件编译时，通过在所述控制栅极上施加一正的栅极电压、在所述源区施加一0V的源极电压、在所述漏区施加大于所述源极电压的漏极电压以及在所述衬底上施加一正的衬底电压，在所述栅极电压和源极电压的电压差作用下使得所述晕圈注入区靠近所述源区和栅氧化层的区域中产生带带遂穿电子，该带带遂穿电子在所述衬底电压和源极电压的电压差作用下加速并在所述栅极电压作用下进入所述栅氧化层。
2.根据权利要求1所述的n沟道非易失性存储元件，其特征在于，所述栅极电压为10V～15V，所述漏极电压为1.5V～2V，所述衬底电压为3V～4V。
3.根据权利要求1所述的n沟道非易失性存储元件，其特征在于，所述晕圈注入区掺杂硼，其能量为2KeV～4KeV，剂量为1e13/cm2～1e14/cm2，掺杂浓度为5e17/cm3～5e18/cm3。
4.根据权利要求1所述的n沟道非易失性存储元件，其特征在于，所述中间绝缘层包括第一氧化层、氮化硅层和第二氧化层。
5.根据权利要求1所述的n沟道非易失性存储元件，其特征在于，所述控制栅极的厚度为70～150nm，所述栅氧化层的厚度为6～10nm，所述中间绝缘层的厚度为12～20nm，所述多晶硅浮栅的厚度为100～300nm。
6.根据权利要求4所述的n沟道非易失性存储元件，其特征在于，所述第一氧化层的厚度为3～5nm、氮化硅层的厚度为6～10nm、第二氧化层的厚度为3～5nm。
7.一种n沟道非易失性存储元件的编译方法，该存储元件包括p型半导体衬底，位于该衬底内的n型掺杂的源区和漏区，位于所述源区和漏区之间的p型掺杂的晕圈注入区；以及位于该源区和漏区之间的该衬底上的一栅极结构，其中该栅极结构由该p型半导体衬底往上依次包括栅氧化层、多晶硅浮栅、中间绝缘层和控制栅极，其特征在于，该编译方法包括：
对该控制栅极施加一正的栅极电压，对该源区施加0V的源极电压，对该漏区施加大于所述源极电压的漏极电压，以及对该衬底施加一正的衬底电压，在所述栅极电压和源极电压的电压差作用下使得所述晕圈注入区靠近所述源区和栅氧化层的区域中产生带带遂穿电子，该带带遂穿电子在所述衬底电压和源极电压的电压差作用下加速并在所述栅极电压作用下进入所述栅氧化层。
8.根据权利要求7所述的编译方法，其特征在于，所述栅极电压为10V～15V，所述漏极电压为1.5V～2V，所述衬底电压为3V～4V。
9.根据权利要求7所述的编译方法，其特征在于，所述晕圈注入区掺杂硼，其能量为2KeV～4KeV，剂量为1e13/cm2～1e14/cm2，掺杂浓度为5e17/cm3～5e18/cm3。
10.根据权利要求7所述的编译方法，其特征在于，所述控制栅极的厚度为70～150nm，所述栅氧化层的厚度为6～10nm，所述中间绝缘层的厚度为12～20nm，所述浮栅的厚度为100～300nm；所述中间绝缘层包括第一氧化层、氮化硅层和第二氧化层；所述第一氧化层的厚度为3～5nm、氮化硅层的厚度为6～10nm、第二氧化层的厚度为3～5nm。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |