CN104299918A - 封装集成电路的方法和具有非功能性占位块的模压衬底 - Google Patents

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Abstract

封装集成电路的方法和具有非功能性占位块的模压衬底。封装集成电路的方法包括：提供包括彼此横向间隔开并被模塑料覆盖的第一多个功能性半导体管芯和多个占位块的模压衬底。使模塑料变薄以暴露占位块中的至少一些。移除所暴露的占位块以在模压衬底中形成空腔。将第二多个功能性半导体管芯***在模压衬底中形成的空腔中。在未被模塑料覆盖的管芯的侧面处形成到第一多个功能性半导体管芯和第二多个功能性半导体管芯的电连接。

Description

封装集成电路的方法和具有非功能性占位块的模压衬底
技术领域
本申请涉及集成电路的封装，特别是用于封装集成电路的模压衬底。
背景技术
嵌入式晶片级球栅阵列（eWLB）是集成电路（IC）的封装技术，其中封装互连被应用在由各个半导体管芯（芯片）和模塑料制成的人造晶片上。半导体管芯由模塑料嵌入（超模压），且因此受到在模塑工艺中使用的高处理温度。将再分布层施加至eWLB晶片的侧面，管芯的焊盘在此处是可用的。电连接在管芯焊盘和再分布层之间形成。在再分布层上提供焊料***焊盘，以便使得能够在将eWLB晶片切割成各个IC封装之后进行封装安装。
特定类型的半导体管芯可能由常规eWLB技术的超模压和再分布层工艺机械地和/或热地损坏。例如，MEM（微机电***）和SAW（表面声波）滤波器具有不应当被超模压以确保适当的操作的机械敏感表面。接触光发射或感测器件在eWLB技术中是困难的，因为电连接通常在管芯的未覆盖底部侧处实现。在管芯的侧面的顶部处的光发射/感测是不可行的，因为管芯的顶部侧在常规eWLB技术中被模塑料包住，从而阻挡了管芯的光发射/感测表面。同样地，在常规eWLB技术的超模压和再分布层工艺期间采用的高处理温度可能损坏特定温度敏感管芯。
发明内容
根据封装集成电路的方法的实施例，该方法包括：提供包括彼此横向间隔开并被模塑料覆盖的第一多个功能性半导体管芯和多个占位块的模压衬底；使模塑料变薄以暴露占位块中的至少一些；移除所暴露的占位块以在模压衬底中形成空腔；将第二多个功能性半导体管芯***在模压衬底中形成的空腔中；以及在未被模塑料覆盖的管芯的侧面处形成到第一多个功能性半导体管芯和第二多个功能性半导体管芯的电连接。
根据模压衬底的实施例，模压衬底包括多个功能性半导体管芯和嵌入模塑料中的多个非功能性占位块，使得功能性半导体管芯和非功能性占位块彼此间隔开并具有未被模塑料覆盖的侧面。模压衬底还包括在与未被模塑料覆盖的功能性半导体管芯和非功能性占位块的侧面相同的模塑料的侧面上的绝缘层。模压衬底还包括穿过绝缘层的每个功能性半导体管芯的金属层接触焊盘。
本领域技术人员在阅读下面的详细描述时并在观看附图时将认识到附加的特征和优点。
附图说明
附图的元件相对于彼此未必是按比例的。相同的参考数字指定对应的相同部分。各种图示的实施例的特征可以进行组合，除非它们彼此排斥。实施例在附图中进行描绘并在接下来的描述中是详细的。
图1A到1F图示了根据实施例的在使用模压衬底来封装集成电路的方法的不同阶段期间的模压衬底的各自的横截面视图。
图2图示了根据另一实施例的模压衬底的横截面视图。
图3图示了根据又另一实施例的模压衬底的横截面视图。
图4A到4D图示了根据另一实施例的在使用模压衬底来封装集成电路的方法的不同阶段期间的模压衬底的各自的横截面视图。
图5A到5C图示了根据又另一实施例的在使用模压衬底来封装集成电路的方法的不同阶段期间的模压衬底的各自的横截面视图。
图6A到6C图示了根据实施例的在制造的不同阶段期间的模压结构的各自的横截面视图。
具体实施例
本文中描述的实施例提供在模压衬底中的空腔，其用于在超模压和金属再分布工艺之后将半导体管芯（诸如光发射和/或感测器件）放置在模压衬底内。同样地，半导体管芯不受到与通常超模压和金属再分布工艺相关联的较高温度。此外，半导体管芯的顶部侧当放置在空腔中时没有进行超模压。这样，管芯的顶部侧保持没有阻挡，其对于具有在底部侧处的电触头和在顶部侧处的光发射/感测表面的光发射和/或感测器件特别有益。
包括图1A到1F的图1图示了根据实施例的在使用模压衬底来封装集成电路的方法的不同阶段期间的模压衬底的各自的横截面视图。图1A示出了包括嵌入模塑料104中的多个功能性半导体管芯100和多个非功能性占位块102的模压衬底。如本文中使用的，术语“功能性半导体管芯”指的是包括能够执行一个或多个有规律的功能的有源和/或无源器件的半导体管芯，并且其意在用作集成电路的一部分。如本文中使用的，术语“占位块”指的是临时使用或包括的材料或结构，或者作为功能性半导体管芯的替代物的材料或结构，即，其为功能性半导体管芯保持、指示或保留一个地方。占位块102可以是非功能性半导体管芯，即，不用作集成电路的一部分的半导体管芯。可替换地或附加地，占位块102中的一个或多个可以是金属、塑料或陶瓷块、顶部环氧树脂团块和/或多孔块（诸如陶瓷管芯或蚀刻的硅或具有深沟槽或孔的其它半导体材料）。
在每一情况下，功能性半导体管芯100和占位块102在模塑料104中彼此间隔开，并具有未被模塑料104覆盖的侧面101、101’。可以使用任何标准的模塑料，诸如在常规eWLB技术中采用的种类。例如，可以使用液体或固体模塑料。占位块102中的至少一些可以具有比功能性半导体管芯100的厚度（TD）大的厚度（TP）。可替换地，占位块102和功能性半导体管芯100具有相同的厚度。
在与未被模塑料104覆盖的功能性半导体管芯100和非功能性占位块102的侧面101、101’相同的模塑料104的侧面101’’上提供至少一个绝缘层106、108。金属再分布层110（诸如铜再分布层）穿过一个或多个绝缘层106、108中的开口接触每一个功能性半导体管芯100的焊盘112。在图1A中，示出了两个绝缘层106、108。第一绝缘层106可以是聚合材料，诸如聚酰亚胺、WPR（苯酚-三聚氰胺基酚醛树脂材料）等。第二绝缘层108可以是适合作为焊接阻止材料的任何电介质材料（用于随后的焊球处理）。第一绝缘层106可以被省略，且金属再分布层110直接在模塑料104的背面101’’及管芯102和占位块104的未覆盖侧100、101’上形成。
图1B示出了在模塑料104在模压衬底的顶部侧103’’处变薄以暴露占位块102中的至少一些之后的模压衬底。占位块102在背离金属再分布层110的它们的顶部侧103’处暴露。根据这个实施例，薄化工艺在功能性半导体管芯100的顶部侧103被暴露之前终止，使得功能性管芯100在模塑料104变薄之后保持被模塑料104覆盖。可以使用任何合适的薄化工艺，诸如蚀刻或机械研磨。例如在机械研磨的情况下，可以通过光学或视觉检查、通过由于模塑料104和占位块102之间的材料密度差的研磨速度中的变化、通过由研磨机构接触占位块102的顶部侧103’引起的听觉噪声等来检测较高的占位块102的暴露的顶部侧103’。模塑料104可以是过蚀刻的，即，蚀刻工艺在较高的占位块102的暴露的顶部侧103’能够被检测到之后继续进行。
图1C示出了在暴露的占位块102从模压衬底移除以形成在模压衬底中的空腔114之后的模压衬底。任何合适的工艺（诸如化学蚀刻、激光蚀刻、机械移除等）可以用来从模压衬底移除暴露的占位块102。例如在非功能性半导体管芯占位块102的情况下，湿化学蚀刻可以用来移除非功能性半导体管芯102。在功能性半导体管芯100和非功能性占位块102都包括相同的半导体材料（诸如硅）的情况下，占位块102中的至少一些具有比如图1A所示的功能性半导体管芯100大的厚度，使得所采用的蚀刻溶剂蚀刻掉占位块102，而不伤害功能性半导体管芯100。如果占位块102由与功能性半导体管芯100不同的材料制成（例如由塑料制成），则占位块102和功能性半导体管芯100可以具有相同的厚度，因为蚀刻剂可以被这样选择，使得功能性半导体管芯100不被伤害，即使由于模塑料薄化工艺而未被模塑料104覆盖。
图1D示出了在附加的功能性半导体管芯116被放置在模压衬底中形成的空腔114中之后的模压衬底。附加的功能性半导体管芯116通过焊料***焊盘或其它电连接器118电连接到金属再分布层110。金属再分布层110被设计成接纳附加的功能性半导体管芯116的电连接器118，并因此被图案化。
附加的功能性半导体管芯116优选地是可能被现有的超模压和再分布层工艺机械地和/或热地损坏的管芯。例如，最近添加的功能性半导体管芯116中的一些或全部可能要求它们的顶部侧117保持未被模塑料104覆盖，例如在SAW滤波器和MEM管芯的情况下。同样地，最近添加的功能性半导体管芯116中的一些或全部可能被在现有的超模压和再分布层工艺期间采用的高处理温度损坏。在每一情况下，在超模压和再分布层工艺之后添加这些管芯116确保管芯116被更好地保护并保持适当地运行功能。硅麦克风管芯在图1D中被示出为附加的功能性半导体管芯116之一。硅麦克风管芯116具有用于检测声信号的膜片120。开口122可以通过标准处理（诸如蚀刻）形成在一个或多个绝缘层106、108中。开口122许可声信号冲击在硅麦克风管芯116的膜片120上。
图1E示出了在将可选的盖124施加至模塑料104的变薄侧103’’之后的模压衬底。在将附加的功能性半导体管芯116***在模压衬底中形成的空腔114之后施加盖124，使得空腔114由盖124覆盖。盖124是放置在模压衬底中的空腔114上方以压住、保护或隐蔽附加的功能性半导体管芯116的片。可以使用用于覆盖空腔114的任何合适的盖。在一个实施例中，盖124是粘合聚合物箔。在附加的功能性半导体管芯116中的一个或多个是SAW滤波器的情况下，SAW滤波器由盖124和模塑料104围住以防止尘土和其它碎片聚集在SAW滤波器管芯116上。同样地，其中定位SAW滤波器116的空腔114限定了SAW滤波器116的特定敞开体积。在附加的功能性半导体管芯116中的一个或多个可操作来检测或发射光的情况下（例如在LED或光电二极管的情况下），盖1214可以是半透明的，使得一个或多个光敏感管芯116可以检测或发射穿过半透明盖124的光。
图1F示出了在切割成各个IC封装126之后的模压衬底。可以采用任何标准切割或模压衬底分割工艺。可以在切割模压衬底之前或之后将焊料***焊盘128施加至背离模塑料104的金属再分布层110的侧面111。焊料***焊盘128使得各个IC封装126能够安装在例如电路板或其它类型的衬底（为了容易说明而没有示出）上。可以采用任何标准焊料***焊盘工艺。
图2图示了根据另一实施例的模压衬底的横截面视图。图2所示的实施例类似于图1F所示的实施例，然而附加的（更迟添加的）功能半导体管芯116中的一个或多个附接至载体130。载体130具有电绝缘区132（诸如陶瓷或层压板）和嵌入绝缘区132中的导电区134。载体130的导电区134在一侧连接到对应管芯116的焊料***焊盘118，并且在相对侧连接到金属再分布层110，从而使得能够进行在金属再分布层110和包括在附加的管芯116中的一个或多个器件之间的电连接。
图3图示了根据又另一实施例的模压衬底的横截面视图。图3所示的实施例类似于图1F所示的实施例，然而，将具有敞开空腔138的压盖衬底136施加至模塑料104的变薄侧103’’。在压盖衬底136中的敞开空腔138与包含附加的功能性管芯116之一的在模压衬底中的空腔114对齐。在麦克风管芯的情况下，在压盖衬底136中的敞开空腔138扩大在麦克风管芯116周围的敞开体积。可以使用任何合适的压盖衬底，例如，诸如模压衬底。
包括图4A到4D的图4图示了根据另一实施例的在使用模压衬底来封装集成电路的方法的不同阶段期间的模压衬底的横截面视图。图4A所示的实施例类似于图1A所示的实施例，然而，占位块102中的一个或多个被置于嵌入模塑料104中的半导体块200之间。导电区202（诸如铜***焊盘）被布置在半导体块200的顶部侧201（即，背离金属再分布层110的半导体块200的侧面）上。
图4B示出了如先前本文中描述的，在模塑料104在模压衬底的顶部侧处变薄以暴露占位块102中的至少一些之后的模压衬底。在半导体块200的顶部侧201上的导电区202也在变薄之后被暴露。
图4C示出了在占位块102被移除、SAW滤波器116被放置在模塑料104中的对应空腔114中以及所构造的盖204被施加至模塑料104的变薄侧103’’之后的模压衬底。盖204被这样构造，使得SAW滤波器116被盖204覆盖，且半导体块200不被盖204覆盖。盖204可以在施加至模塑料104的变薄侧103’’之前或之后被构造。
图4D示出了在例如通过在所构造的盖204和模塑料104的变薄侧103’’上进行溅射来形成屏蔽层206（诸如铜金属层）之后的模压衬底。屏蔽层206通过所构造的盖204与SAW滤波器116间隔开，并电连接到在半导体块200的顶部侧201处的暴露的导电区202。屏蔽层206通过半导体块200连接到金属再分布层110，从而形成对于SAW滤波器116的屏蔽结构。
包括图5A到5C的图5图示了根据又另一实施例的在使用模压衬底来封装集成电路的方法的不同阶段期间的模压衬底的横截面视图。在图5A中，占位块102包括厚度比嵌入模塑料104中的功能性半导体管芯100大（如所示的）或与其相同的顶部环氧树脂团块。图5B示出了如先前本文中描述的，模塑料104在模塑料104的顶部侧103’’处变薄以暴露顶部环氧树脂团块占位块102之后的模压衬底。图5C示出了在顶部环氧树脂团块占位块102例如通过化学蚀刻来移除以形成在模塑料104中的空腔114之后的模压衬底。附加的功能性半导体管芯116可以被放置在空腔114中，且模压衬底的进一步处理如先前本文中解释的执行。
可以以各种方式制造本文中描述的模压衬底。图6A到6C图示了制造模压衬底的一个实施例。
图6A示出了多个功能性半导体管芯100和放置在支持衬底300上的占位块102。支持衬底300在随后的模塑和金属化工艺期间提供对管芯100和占位块102的机械支持。功能性半导体管芯100和占位块102在支持衬底300上彼此间隔开。粘合膜302可以用来将功能性半导体管芯100和占位块102保持在支持衬底300上的位置中。
图6B示出了在用模塑料104覆盖以形成模压结构之后的功能性半导体管芯100和占位块102。可以使用任何合适的模塑工艺和模塑料。
图6C示出了在支持衬底300和粘合膜302被移除之后的模压衬底。在功能性半导体管芯100和占位块102用模塑料104覆盖之后，可以使用任何标准工艺（诸如蚀刻或研磨）来移除支持衬底300和粘合膜302。功能性半导体管芯100和占位块102的底部侧100、101’未被模塑料104覆盖。如先前本文中描述的，模塑料104随后变薄以暴露占位块102是在模塑料104的侧面103’’处执行的，支持衬底300与所述侧面103’’相对地被移除。金属再分布层110在模塑料104的同一侧面101’’上形成，每一个功能性半导体管芯100的焊盘112在该侧面101’’处不被模塑料104覆盖。
为了容易描述，使用诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等的空间相对术语以解释一个元件相对于第二元件的定位。这些术语意在包含器件的不同定向，除了与图中所描绘的定向不同的定向。此外，诸如“第一”、“第二”等的术语也用来描述各种元件、区、段等，且也不意在为限制性的。相同的术语指代遍及描述的相同的元件。
如本文中使用的，术语“具有”、“包含”、“包括”、“由……组成”等是指示所陈述的元件或特征的存在的开放式术语，但不排除附加的元件或特征。冠词“一”、“一个”和“该”意在包括复数以及单数，除非上下文另有清楚地指示。
在上面想到的变化和应用的范围的情况下，应当理解的是，本发明不受前面的描述限制，也不受附图限制。替代地，本发明仅受下面的权利要求以及它们的法律上的等同形式限制。

Claims (22)

1.一种封装集成电路的方法，所述方法包括：
提供包括彼此横向间隔开并被模塑料覆盖的第一多个功能性半导体管芯和多个占位块的模压衬底；
使所述模塑料变薄以暴露所述占位块中的至少一些；
移除所暴露的占位块以在所述模压衬底中形成空腔；
将第二多个功能性半导体管芯***在所述模压衬底中形成的所述空腔中；以及
在未被所述模塑料覆盖的所述管芯的侧面处形成到所述第一多个功能性半导体管芯和第二多个功能性半导体管芯的电连接。
2.权利要求1所述的方法，其中提供所述模压衬底包括：
将所述第一多个功能性半导体管芯和所述占位块放置在支持衬底上，使得所述第一多个功能性半导体管芯和所述占位块在所述支持衬底上彼此间隔开；
用所述模塑料覆盖所述第一多个功能性半导体管芯和所述占位块以形成模压结构；以及
在所述第一多个功能性半导体管芯和所述占位块用所述模塑料覆盖之后移除所述支持衬底。
3.权利要求2所述的方法，其中使所述模塑料变薄以暴露所述占位块包括：使在所述模压结构的侧面处的所述模塑料变薄以暴露所述占位块，所述支持衬底与所述侧面相对地被移除。
4.权利要求1所述的方法，其中所暴露的占位块比所述第一多个功能性半导体管芯厚，且其中所述模塑料通过蚀刻或机械研磨来变薄，使得所述第一多个功能性半导体管芯在所述变薄之后保持被所述模塑料覆盖。
5.权利要求1所述的方法，其中所暴露的占位块是厚度比所述第一多个功能性半导体管芯大的非功能性半导体管芯。
6.权利要求5所述的方法，其中所述非功能性半导体管芯通过湿化学蚀刻来移除。
7.权利要求1所述的方法，其中所暴露的占位块是金属、塑料或陶瓷块。
8.权利要求1所述的方法，其中所暴露的占位块包括顶部环氧树脂团块。
9.权利要求1所述的方法，其中所暴露的占位块是多孔块。
10.权利要求1所述的方法，还包括：在所述第二多个功能性半导体管芯***在所述模压衬底中形成的所述空腔中之后将盖施加至所述模塑料的所述变薄侧，使得所述空腔被所述盖覆盖。
11.权利要求10所述的方法，其中所述盖是粘合聚合物箔。
12.权利要求10所述的方法，其中所述盖是半透明的，且所述第二多个功能性半导体管芯中的一个或多个可操作来检测或发射穿过所述半透明盖的光。
13.权利要求10所述的方法，其中所述第二多个功能性半导体管芯中的一个或多个是由所述盖和所述模塑料围住的表面声波滤波器。
14.权利要求13所述的方法，其中每一个表面声波滤波器被置于嵌入所述模压衬底中的半导体块之间，且其中所述盖被这样构造，使得所述半导体块被所述盖覆盖。
15.权利要求14所述的方法，还包括：在所构造的盖和所述模塑料的所述变薄侧上形成屏蔽层，所述屏蔽层通过所构造的盖来与每一个表面声波滤波器间隔开并电连接到布置在所述半导体块上的暴露的导电区。
16.权利要求1所述的方法，其中形成所述电连接包括：
在所述模压衬底的侧面上形成绝缘层，每一个功能性半导体管芯的焊盘在所述侧面处未被所述模塑料覆盖；以及
形成金属层，其穿过所述绝缘层接触每一个功能性半导体管芯的焊盘。
17.权利要求16所述的方法，其中所述第二多个功能性半导体管芯中的一个或多个附接至载体并通过所述载体电连接到所述金属层。
18.权利要求16所述的方法，其中所述第二多个功能性半导体管芯中的一个或多个是麦克风管芯，所述方法还包括：在所述绝缘层中形成许可声信号冲击在所述麦克风管芯的膜片上的开口。
19.权利要求18所述的方法，还包括：将具有敞开空腔的压盖衬底施加至所述模塑料的所述变薄侧，使得所述压盖衬底中的所述敞开空腔与包含所述麦克风管芯的在所述模压衬底中的所述空腔对齐，并扩大在所述麦克风管芯周围的敞开体积。
20.权利要求18所述的方法，其中所暴露的占位块在形成所述金属层之后被移除。
21.一种模压衬底，包括：
多个功能性半导体管芯和多个非功能性占位块，其嵌入模塑料中，使得所述功能性半导体管芯和所述非功能性占位块彼此间隔开并具有未被所述模塑料覆盖的侧面；
绝缘层，在与未被所述模塑料覆盖的所述功能性半导体管芯和所述非功能性占位块的侧面相同的所述模塑料的侧面上；以及
穿过所述绝缘层的每一个功能性半导体管芯的金属层接触焊盘。
22.权利要求21所述的模压衬底，其中所述非功能性占位块中的至少一些的厚度比所述功能性半导体管芯大。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104979447A (zh) * 2015-07-16 2015-10-14 华天科技（昆山）电子有限公司 倒装led封装结构及制作方法
CN107265393A (zh) * 2016-04-04 2017-10-20 英飞凌科技股份有限公司 包含mems管芯的半导体设备
CN107301993A (zh) * 2017-06-08 2017-10-27 太极半导体（苏州）有限公司 一种增加非功能性芯片的封装结构及其制作工艺
TWI750247B (zh) * 2016-11-14 2021-12-21 美商艾馬克科技公司 半導體裝置以及其製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9275878B2 (en) 2013-10-01 2016-03-01 Infineon Technologies Ag Metal redistribution layer for molded substrates
KR101647559B1 (ko) * 2014-11-07 2016-08-10 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 제조 방법 및 반도체 패키지
DE102015102458B4 (de) 2015-02-20 2024-04-25 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips
JP2017041500A (ja) * 2015-08-18 2017-02-23 イビデン株式会社 プリント配線板および半導体パッケージ
US9725303B1 (en) 2016-03-16 2017-08-08 Infineon Technologies Ag Semiconductor device including a MEMS die and a conductive layer
US10186468B2 (en) * 2016-03-31 2019-01-22 Infineon Technologies Ag System and method for a transducer in an eWLB package
DE102018200140A1 (de) * 2018-01-08 2019-07-11 Robert Bosch Gmbh Umweltsensor, Umweltsensorzwischenprodukt und Verfahren zum Herstellen einer Vielzahl von Umweltsensoren
DE102019201228B4 (de) * 2019-01-31 2023-10-05 Robert Bosch Gmbh Verfahren zum Herstellen einer Mehrzahl von Sensoreinrichtungen und Sensoreinrichtung

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060017150A1 (en) * 2004-07-26 2006-01-26 Zingher Arthur R Multi-chip module and single-chip module for chips and proximity connectors
US20080315375A1 (en) * 2007-06-25 2008-12-25 Epic Technologies, Inc. Integrated conductive structures and fabrication methods thereof facilitating implementing a cell phone or other electronic system
US20090085186A1 (en) * 2007-09-28 2009-04-02 Infineon Technologies Ag Semiconductor Device and Methods of Manufacturing Semiconductor Devices
CN102074551A (zh) * 2009-11-19 2011-05-25 日月光半导体制造股份有限公司 半导体装置封装件及其制造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
JP3726985B2 (ja) * 1996-12-09 2005-12-14 ソニー株式会社 電子部品の製造方法
DE19806817C1 (de) 1998-02-18 1999-07-08 Siemens Ag EMV-optimierter Leistungsschalter
WO2001042820A2 (en) 1999-12-02 2001-06-14 Teraconnect, Inc. Method of making optoelectronic devices using sacrificial devices
DE10158563C1 (de) 2001-11-29 2003-07-17 Infineon Technologies Ag Verfahren zur Herstellung eines Bauelementmoduls
FI119215B (fi) * 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
US7161252B2 (en) * 2002-07-19 2007-01-09 Matsushita Electric Industrial Co., Ltd. Module component
DE10334576B4 (de) * 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
DE102004021054B4 (de) 2004-04-29 2014-09-18 Infineon Technologies Ag Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102004030042B4 (de) 2004-06-22 2009-04-02 Infineon Technologies Ag Halbleiterbauelement mit einem auf einem Träger montierten Halbleiterchip, bei dem die vom Halbleiterchip auf den Träger übertragene Wärme begrenzt ist, sowie Verfahren zur Herstellung eines Halbleiterbauelementes
DE102006023123B4 (de) 2005-06-01 2011-01-13 Infineon Technologies Ag Abstandserfassungsradar für Fahrzeuge mit einem Halbleitermodul mit Komponenten für Höchstfrequenztechnik in Kunststoffgehäuse und Verfahren zur Herstellung eines Halbleitermoduls mit Komponenten für ein Abstandserfassungsradar für Fahrzeuge in einem Kunststoffgehäuse
DE102006012739B3 (de) 2006-03-17 2007-11-08 Infineon Technologies Ag Leistungstransistor und Leistungshalbleiterbauteil
US7915089B2 (en) * 2007-04-10 2011-03-29 Infineon Technologies Ag Encapsulation method
SG152086A1 (en) 2007-10-23 2009-05-29 Micron Technology Inc Packaged semiconductor assemblies and associated systems and methods
US8637341B2 (en) 2008-03-12 2014-01-28 Infineon Technologies Ag Semiconductor module
US8318540B2 (en) * 2008-05-19 2012-11-27 Infineon Technologies Ag Method of manufacturing a semiconductor structure
US8410590B2 (en) 2008-09-30 2013-04-02 Infineon Technologies Ag Device including a power semiconductor chip electrically coupled to a leadframe via a metallic layer
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US8325951B2 (en) * 2009-01-20 2012-12-04 General Mems Corporation Miniature MEMS condenser microphone packages and fabrication method thereof
US7943423B2 (en) * 2009-03-10 2011-05-17 Infineon Technologies Ag Reconfigured wafer alignment
US8288201B2 (en) * 2010-08-25 2012-10-16 Stats Chippac, Ltd. Semiconductor device and method of forming FO-WLCSP with discrete semiconductor components mounted under and over semiconductor die
US8372695B2 (en) * 2010-11-19 2013-02-12 Stats Chippac Ltd. Integrated circuit packaging system with stack interconnect and method of manufacture thereof
US8716859B2 (en) 2012-01-10 2014-05-06 Intel Mobile Communications GmbH Enhanced flip chip package
US9177884B2 (en) 2012-10-09 2015-11-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Two-sided-access extended wafer-level ball grid array (eWLB) package, assembly and method
US20140264808A1 (en) 2013-03-15 2014-09-18 Andreas Wolter Chip arrangements, chip packages, and a method for manufacturing a chip arrangement

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060017150A1 (en) * 2004-07-26 2006-01-26 Zingher Arthur R Multi-chip module and single-chip module for chips and proximity connectors
US20080315375A1 (en) * 2007-06-25 2008-12-25 Epic Technologies, Inc. Integrated conductive structures and fabrication methods thereof facilitating implementing a cell phone or other electronic system
US20090085186A1 (en) * 2007-09-28 2009-04-02 Infineon Technologies Ag Semiconductor Device and Methods of Manufacturing Semiconductor Devices
CN102074551A (zh) * 2009-11-19 2011-05-25 日月光半导体制造股份有限公司 半导体装置封装件及其制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104979447A (zh) * 2015-07-16 2015-10-14 华天科技（昆山）电子有限公司 倒装led封装结构及制作方法
CN104979447B (zh) * 2015-07-16 2018-10-19 华天科技（昆山）电子有限公司 倒装led封装结构及制作方法
CN107265393A (zh) * 2016-04-04 2017-10-20 英飞凌科技股份有限公司 包含mems管芯的半导体设备
TWI750247B (zh) * 2016-11-14 2021-12-21 美商艾馬克科技公司 半導體裝置以及其製造方法
CN107301993A (zh) * 2017-06-08 2017-10-27 太极半导体（苏州）有限公司 一种增加非功能性芯片的封装结构及其制作工艺

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