CN104254889A - 共享芯片选择线的封装存储器管芯 - Google Patents

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Abstract

一种装置包括存储器模块，并且所述存储器模块包括封装。所述封装包含存储器管芯，并且所述存储器管芯共享芯片选择线。

Description

共享芯片选择线的封装存储器管芯
背景技术
封装指的是在壳体中装入半导体管芯以防止对管芯以及导引至管芯中的接触的物理损坏。壳体可以由塑胶或陶瓷材料制成。双列直插存储器模块（“DIMM”）可以包括动态随机访问存储器（“DRAM”），其被容纳在电路板的两侧面上的各种数量的封装中。
两个管芯可以驻留在相同的封装中。“相对面向”的管芯驻留在相同的封装中，并且在与所述板的平面垂直的方向上是相邻的。与板最接近的管芯“面向下”（所述接触从管芯的侧面朝向所述板散发）并且与所述板最远的管芯“面向上”（所述接触从所述管芯的侧面远离所述板散发）。“双面向上”的管芯驻留在相同的封装中，并且在与所述板的平面垂直的方向上也是相邻的。离所述板最接近的管芯以及离所述板最远的管芯二者具有从离所述板最远的管芯的侧面散发的接触。“双面向下”的管芯驻留在相同的封装中，并且在与所述板的平面垂直的方向上也是相邻的。离所述板最近的管芯以及离所述板最远的管芯二者具有从离所述板最近的管芯的侧面散发的接触。
附图说明
为了详细描述各种示例，现在将参考附图，其中：
图1图示了依据至少一些图示示例的存储器管芯的封装；
图2图示了依据至少一些图示示例的包括存储器管芯的至少一个封装的存储器模块；以及
图3图示了依据至少一些图示示例的包括存储器管芯的至少一个封装的错误修正***。
具体实施方式
把两个4位的管芯并排、在与所述板的平面垂直的方向上不相邻或部分相邻地***到相同的8位封装中考虑到众多的益处，尤其当多个这种封装在存储器模块上被使用时。例如，如果整个管芯故障（每个位包含错误），则错误修正技术可以考虑到剩余管芯和存储器模块的继续操作。考虑到使用一个8位管芯而不是两个4位管芯，如果8位管芯的大于4位产生错误，则至少一个错误不能被修正。如此，存储器模块应被替换。附加地，如果整个管芯故障，则包括8位管芯的存储器模块不能够继续操作。此外，因为两个4位管芯可以被并排放置在8位封装中，所以与需要较上的管芯比较下的管芯具有较长的接触（由于较上管芯与所述板的较远距离）的堆叠管芯相比，所述管芯可以是相同的。
8位管芯包括8条数据线，每个位一条数据线，并且还可以被称为“乘8管芯”或“x8管芯”。被设计成收纳8位管芯的封装也可以被称为“乘8”或“x8”封装。当封装收纳8位管芯时，封装可以以8位存储器模式进行操作。在8位存储器模式中，对应于8位管芯的8条数据线的封装的8个管脚DQ0-DQ7可以被用于发送和接收数据。
两个管脚TDQS和TDQS#可以被用于在8位存储器模式中提供终结电阻。终结电阻防止信号失真和定时问题，并且可以由耦合到管脚的电阻器提供。在8位存储器模式中，TDQS管脚可以在数据屏蔽（“DM”）功能和终结电阻功能之间来回切换。输入或写入数据可以使用DM功能用位的式样来屏蔽。当TDQS被启用时，DM功能不被支持。当TDQS被禁止时，DM功能被支持。
在8位存储器模式中，两个管脚DQS和DQS#可以被用作差动数据选通。数据选通管脚被用于发信号通知管芯应读何时取且写入到数据线。例如，读取可以在DQS信号的边缘发生，并且写入可以在DQS信号的中心期间发生。在其它时间，DQS#信号被置有效。
一个管脚ZQ可以被用作外部参考管脚，以用于输出驱动校准，即，参考电压。在至少一个示例中，这个管脚可以被耦合到外部电阻器，例如，240Ω电阻器，并且电阻器可以被耦合到接地管脚。ZQ管脚可以与在8位存储器模式中未被使用的管脚相邻。
图1图示了依据至少一些图示示例的包括封装102的封装的存储器管芯的***100的顶视图。***100可以包括封装102，其在至少一个示例中被设计成收纳8位管芯，而不是替代地收纳两个4位管芯104、106。在至少一个示例中，两个4位管芯驻留在被用于收纳8位管芯的相同的物理尺寸中。如此，封装102可以是7.85-9.15毫米宽以及10.85-11.15毫米长。封装102可以是0.96-1.2毫米厚（包括管脚），或者封装102可以是0.7-0.95毫米厚（排除管脚）。其它尺寸可以被用于各种其它的示例。当封装102收纳8位管芯时，封装可以以8位存储器模式进行操作。当封装102收纳两个4位管芯时，封装102可以以2x4位存储器模式进行操作。所述2x4位存储器模式在图1中被示出。
在至少一个示例中，封装102可以收纳两个4位管芯104、106。4位管芯包括4条数据线，每个位一条数据线，并且可以被称为“乘4管芯”或“x4管芯”。在至少一个示例中，两个存储器管芯104、106（或所述两个存储器管芯104、106的任何部分）在与由管芯104、106驻留在其上的板定义的平面垂直的方向上可以是不相邻的。换言之，管芯104、106可以不被一个在另一个之上（或一个部分地在另一个之上）地堆叠。更确切地，管芯104、106可以在封装102中被并排地收纳。当封装102收纳两个4位管芯时，封装102可以以2x4位存储器模式进行操作。
在至少一个示例中，每个管芯104、106可以包括在封装102的外壳部分外面的管脚中结束的4条数据线。用于管芯104的数据线的数据管脚被标记为DQ0、DQ1、DQ2和DQ3。管芯106的数据线的数据管脚被标记为DQ1-0、DQ1-1、DQ1-2和DQ1-3。在至少一个示例中，存储器管芯104、106不共享数据线。即，在至少一个示例中，存储器管芯104上的任何数据线都不被耦合到存储器管芯106上的数据线。例如，DQ0不连接至DQ1-0。相似地，DQ1不连接至DQ1-1，DQ2不连接至DQ1-2，以及DQ3不连接至DQ1-3。如此，跨越两个管芯104、106的8条数据线是彼此独立的。在8位存储器模式下使用的数据管脚可以充当2x4位存储器模式中的两个4位管芯的数据管脚。例如，用于8位存储器模式中的数据管脚中的4个，DQ0-DQ3，可以被用于2x4位存储器模式中的第一管芯104的4个数据管脚DQ0-DQ3。用于8位存储器模式中的其余4个数据管脚DQ4-DQ7可以被用于2x4位存储器模式中的第二管芯106的4个数据管脚DQ1-0-DQ1-3。即，DQ4可以被用于DQ1-0，DQ5可以被用于DQ1-1，DQ6可以被用于DQ1-2、以及DQ7可以被用于DQ1-3。
在至少一个示例中，每个管芯104、106可以被耦合到一对差动数据选通管脚。用于8位存储器模式中的两个管脚DQS和DQS#可以被用作管芯104的数据选通管脚DQS和DQS#。用于8位存储器模式中的两个管脚TDQS和TDQS#可以被用作管芯106的数据选通管脚DQS1和DQS1#。选通线被用于发信号通知管芯应何时读取和写入到数据线。关于第一管芯104，读取可以在DQS信号的边缘处发生，并且写入可以在DQS信号的中心期间发生。在其它时间，DQS# 信号被置有效。相似地，对于第二管芯106，读取可以在DQS1信号的边缘处发生，并且写入可以在DQS1信号的中心期间发生。在其它时间，DQS1#信号被置有效。
在至少一个示例中，每个管芯104、106可以被耦合到用作输出驱动校准（即，参考电压）的外部参考管脚的管脚。用于8位存储器模式中的管脚中的一个ZQ可以被用作第一管芯104的外部参考管脚ZQ。与8位存储器模式中的ZQ相邻的未被使用的管脚可以被用作2x4位存储器模式中的第二管芯106的外部参考管脚ZQ1。如此，在2x4位存储器模式中ZQ1与ZQ相邻。在至少一个示例中，这些管脚均可以被耦合到外部电阻器，例如，240Ω的电阻器，并且所述电阻器可以被耦合到接地管脚。
在至少一个示例中，管芯104、106可以共享芯片选择线CS。如此，当芯片选择线被置有效时，管芯104、106可以被一起选择。通过一起选择所述管芯104、106，跨越两个管芯104、106的8条数据线可以被用于横跨多个管芯104、106一起读取和写入8个位。如此，在至少一个示例中，管芯104存储一个4位字节，其与由管芯106存储的第二4位字节一起被读取和写入。因此，当相对于8位存储器模式在2x4存储器模式中使用封装102时，对于存储器模块的路由信令或存储器模块总线任何适配都不是必需的。
图2图示了依据至少一些图示示例的包括具有存储器管芯104、106的至少一个封装102的存储器模块的装置200。在至少一个示例中，存储器模块可以包括双列直插存储器模块（“DIMM”）108，并且所述DIMM 108可以包括多个8位封装102，均包括两个4位管芯104、106。在至少一个示例中，管芯104、106可以包括动态随机访问存储器（“DRAM”）。在各种示例中，DIMM 108是数个配置中的一个，取决于所使用的DRAM的数量以及DIMM支持的存储器块（称为区块（rank））的数量。区块是采用DIMM 108上的DRAM中的一些或全部创建的64位的区域或块。在至少一个示例中，DIMM 108可以是单区块DIMM。单区块DIMM使用其所有的DRAM来创建单个64位的块。在另一个示例中，DIMM 108可以是双区块DIMM。双区块DIMM通过在一个模块上放置两个单区块的DIMM来提升存储器容量。双区块DIMM从DIMM上的两组DRAM产生两个64位的块。在另一个示例中，DIMM 108可以是4区块DIMM。4区块DIMM从DIMM上的4组DRAM产生4个64位的块。
图3图示了依据至少一些图示示例的具有存储器管芯104、106的至少一个封装102的错误修正的***300。存储器模块固有地易受存储器错误的影响。每组DRAM把数据存储在电容器的阵列（列和行）中。DIMM 108连续地刷新对电容器的供电以保持数据，并且操作电压确定了电容器中电荷的电平。
数个事件或状况可以在电容器中导致错误。存储器错误通常被依据受影响的位的数量来分类。数据的一个位中的错误是单个位的错误。数据的一个以上位中的错误是多位错误。存储器错误也被分类为“硬”或“软”错误。DRAM缺陷、劣质的焊料结合、以及数据管脚问题导致“硬”错误，因为DIMM 108始终返回不正确的结果。例如，“被卡住”的存储器单元返回相同的位值，甚至当不同的位被写入到它时也是如此。相比之下，软错误是临时的且非重复的。它们可以由电容器阵列内部的电气干扰导致，并且可能随机地发生。如果外部事件影响电容器的电荷，则电容器中的数据可能变得不正确。这种错误可以导致使用DIMM 108的应用和操作***崩溃，有时导致永久的数据丢失。
***300可以包括DIMM 108，所述DIMM 108包括耦合到x8封装102的错误修正逻辑110。所述错误修正逻辑110可以存储4位或8位的错误修正代码（“ECC”），并且包括ECC的DIMM 108可以被称为ECC DIMM 108。错误修正逻辑110可以对8位块中的信息进行编码以恢复单个位的错误。DIMM 108可以把数据写入到存储器管芯104、106，并且错误修正逻辑110可以通过在写入数据上执行可重复的数学函数来生成被称为校验位的值。错误校正逻辑110可以把校验位加起来以计算校验和，其被与写入数据存储在一起。当从管芯104、106读取数据时，错误校验逻辑可以从读取数据重新计算校验和，并且把它与从写入数据确定的之前计算和存储的校验和相比较。如果所述校验和相等，则所述数据是有效的，并且操作继续。如果它们不同，则数据具有错误。在单个位的错误或影响4个或更少位的多位错误的情形下，错误修正逻辑110可以修正所述错误并且输出所修正的数据，使得管芯104、106和DIMM 108继续操作。
在至少一个示例中，错误修正逻辑110可以修正两个存储器管芯104、106的多位错误，当所述管芯中的一个故障（全部4个位产生错误）时, 所述错误修正逻辑110继续修正两个存储器管芯104、106的错误。在至少一个示例中，错误修正逻辑110可以检测和修正多至72位宽的总线（64位加上8个ECC位）中的4个位。如此，如果整个4位管芯104、106故障，则在不替换错误产生管芯或DIMM 108的情形下检测和修正是可能的。然而，如果DIMM包括故障的8位管芯，则错误修正逻辑110可以检测所有的错误，但可能仅修正所述故障位中的4个。如此，8位管芯应被替换。从而，在至少一个示例中，DIMM 108仅包括8位封装102中的4位管芯。
以上的讨论意图说明本发明的原理和各种实施例。一旦以上的公开被充分认识，众多的变化和修改对于本领域的技术人员将变得显然。旨在接下来的权利要求被解释为包括全部这种变化和修改。

Claims (15)

1.一种装置，包括：
存储器模块，包括：
　　封装；以及
　　包含在所述封装中的存储器管芯；
其中所述存储器管芯共享芯片选择线。
2.如权利要求1所述的装置，其中所述存储器管芯不共享数据线。
3.如权利要求1所述的装置，其中所述存储器管芯在与由所述存储器模块的板定义的平面垂直的方向上是不相邻的。
4.如权利要求1所述的装置，其中所述封装包含两个4位存储器管芯，并且所述封装被设计成收纳一个8位存储器管芯。
5.如权利要求4所述的装置，其中所述封装包括耦合到外部电阻器的两个管脚，所述管脚中的一个在8位存储器模式中未被使用。
6.如权利要求5所述的装置，其中所述两个管脚彼此相邻。
7.如权利要求4所述的装置，其中所述封装包括4个数据选通管脚，所述数据选通管脚中的一个被用于在8位存储器模式中提供终结电阻。
8.如权利要求7所述的装置，其中所述数据选通管脚中的另一个被用作8位存储器模式中的屏蔽。
9.一种***，包括：
封装；
包含在所述封装中的第一存储器管芯；以及
包含在所述封装中的第二存储器管芯；
其中所述第一存储器管芯和第二存储器管芯不共享数据线。
10.如权利要求9所述的***，其中所述第一存储器管芯和第二存储器管芯共享芯片选择线。
11.如权利要求9所述的***，其中所述两个存储器管芯在与由所述管芯驻留在其上的板定义的平面垂直的方向上是不相邻的。
12.如权利要求9所述的***，其中所述封装包含两个4位存储器管芯，并且所述封装被设计成收纳一个8位存储器管芯。
13.如权利要求12所述的***，其中所述封装包括耦合到外部电阻器的两个管脚，所述管脚中的一个在8位存储器模式中未被使用。
14.一种***，包括：
双列直插存储器模块（“DIMM”），包括：
封装，被设计成收纳一个8位存储器管芯；以及
包含在所述封装中的两个4位存储器管芯，所述两个存储器管芯共享芯片选择线。
15.如权利要求1所述的***，所述DIMM包括错误修正逻辑，所述错误修正逻辑修正两个存储器管芯的多位错误，当所述管芯中的一个故障时，处理器继续修正所述两个存储器管芯的错误。
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