CN104243868B - 高分辨率cmos图像传感器 - Google Patents

Abstract

本发明公开了一种CMOS图像传感器，包括多个独立且并行工作的图像传感器单元，每个图像传感器单元包括一个像素单元和一个数据处理及输出单元。每个像素单元包括一个由多个像素组成的像素阵列；每个数据处理及输出单元包括控制像素选中和输出的第一控制模块、与像素阵列的行数对应的多个双采样模块、控制双采样模块对像素信号读取和输出的第二控制模块，多个用于根据由数模转换模块产生的斜率信号对各双采样模块输出的信号进行模数转换的列级比较器模块，多个将转换的数字信号串行输出的移位寄存器模块以及将移位寄存器模块输出的信号推送至外部的高速数据接口模块。本发明能够在实现超大像素的同时降低CMOS图像传感器后方数据处理压力。

Description

高分辨率CMOS图像传感器

技术领域

本发明涉及图像传感器领域，特别涉及一种高分辨率的多通道CMOS图像传感器。

背景技术

图像传感器是组成数字摄像头的重要组成部分。根据元件的不同，可分为CCD和CMOS两大类。CMOS传感器获得广泛应用的一个前提是其所拥有的较高灵敏度、较短曝光时间和日渐缩小的像素尺寸。

通常来说，CMOS图像传感器的数据输出帧率是与像素大小成反比的，也就是说，对于超大分辨率的CMOS图像传感器来说(如超过5000万像素)，通常帧率也非常低，一般小于1秒钟一帧。

但是对于某些特殊应用来说，超大分辨率的CMOS图像传感器却需要具备足够高的帧率，例如，在某些航拍CIS拍摄的应用中，由于需要捕捉高精度的地面分辨率，通常需要具备非常高的CMOS图像传感器分辨率。而由于航拍应用中飞行器通常在高速运动中，因此，需要CMOS图像传感器的帧率也较高，至少达到每秒钟5～10帧，这样才能在高速运动情况下，高效记录地面航拍效果。

由于CMOS工艺具备高度集成的特点，可以在一颗芯片上集成像素部分和数字处理电路部分，因此非常适用于有效提高图像传感器的帧率。所以，超高帧率的超大像素CMOS图像传感器是目前超大像素传感器技术领域研究的重点。

现有的超高帧率的CMOS图像传感器通常是采用单通道数据输出架构，如果要实现6400万超高像素下每秒钟10帧以上的数据流能力，意味着每秒钟需要传输64M*10＝640M个像素，每秒钟6.4亿个像素的吞吐量显然是非常巨大的，将会对后端数字信号处理器带来极大的压力。

发明内容

本发明的主要目的在于克服现有技术的缺陷，提供一种超高分辨率的CMOS图像传感器，不仅可以实现高帧率的数据流能力，并且能大幅降低像素信号处理的压力。

为达成上述目的，本发明提供一种CMOS图像传感器，包括多个独立且并行工作的图像传感器单元，每个所述图像传感器单元包括一个像素单元和一个数据处理及输出单元，各所述图像传感器单元的像素单元两两相邻设置且各所述数据处理及输出单元设置于各所述像素单元的***。其中，每一所述像素单元包括一个由多个像素组成的像素阵列。每一所述数据处理及输出单元包括：第一控制模块，用于选中所述像素阵列的像素、控制所述像素阵列中同一列的像素的信号并行输出且控制同一行的像素的信号以预定顺序输出；多个双采样模块，对应所述像素阵列的各行配置，用于分别读取所述像素阵列各行的像素的信号并输出；数模转换模块，产生一表征数字信号与模拟信号转换关系的斜率信号；多个列级比较器模块，与各所述双采样模块相连，每一所述列级比较器模块根据该斜率信号将相连的双采样模块输出的模拟信号转换为数字信号；第二控制模块，用于控制各所述双采样模块并行读取所述像素阵列中同一列的像素的信号且控制每一所述双采样模块依所述预定顺序读取其对应行的各像素的信号；并控制各所述双采样模块将其读取的同一列的各像素的信号并行输出至各所述列级比较器模块；多个移位寄存器模块，与各所述列级比较器模块相连，用于将所述多个列级比较器转换的数字信号串行输出；以及高速数据接口模块，与所述多个移位寄存器模块的输出端相连，将其串行输出的数字信号由其依次输出。

优选的，每一所述像素包括感光二极管、传输管、悬浮节点、复位管、源跟随器和行选通管，所述传输管与所述感光二极管相连；所述传输管的漏极、所述源跟随器的栅极、所述复位管的源极连接于所述悬浮节点；所述行选通管的漏极与所述源跟随器的源极相连、源极与该像素对应的所述双采样模块的输入端相连。对于每一个所述像素，所述第一控制模块控制所述悬浮节点进行电荷清空和复位以输出第一信号，控制所述传输管在所述悬浮节点进行电荷清空和复位后开启以输出第二信号，所述第一信号和第二信号的差值为该像素的信号。

优选的，所述双采样模块包括第一通路和第二通路，所述第一通路包括串联的第一读取开关和第一输出开关且两者之间连接第一接地电容，所述第二通路包括串联的第二读取开关和第二输出开关且两者之间连接第二接地电容。

优选的，对于每一所述双采样模块，所述第二控制模块控制该双采样模块的第一读取开关、第一输出开关、第二读取开关和第二输出开关的开闭以将其读取的像素的第一信号存储于所述第一接地电容，将该像素的第二信号存储于所述第二接地电容，并将所述第一信号和第二信号同时输出至该双采样模块所连接的所述列级比较器模块。

优选的，所述列级比较器模块将其所接收的该第一信号和第二信号相减，并对相减后得到的差值进行处理以得到对应的数字信号。

优选的，所述第二控制模块控制所述多个双采样模块同时进行所述像素阵列中同一列的各所述第一信号的读取，并在完成后再同时进行该列的各所述第二信号的读取；所述第二控制模块控制各所述双采样模块将其读取的该像素阵列中同一列的各所述两路信号同时输出至各对应相连的所述列级比较器模块。

优选的，所述列级比较器模块将与其相连的所述双采样模块输出的信号转换为n位的数字信号，n为正整数。

优选的，所述移位寄存器模块的数据存储格式为n+3位，分别存储所述n位的数字信号，一个像素的时钟同步信号，一行像素的时钟同步信号以及一个图像传感器单元一帧像素的时钟同步信号。

优选的，所述高速数据接口模块包括n+3个并行的数据接口，所述n+3个并行的数据接口将所述多个移位寄存器模块每一次输出的n+3位数据同时传输至外部。

优选的，每一所述图像传感器单元中，各所述移位寄存器模块将同一列的像素的数字信号串行输出的时间小于等于各所述双采样模块读取并输出下一列的像素的信号的时间与各所述列级比较器模块对该些像素的信号进行处理的时间之和。

本发明的优点在于将CMOS图像传感器分成多个图像传感器单元，各个图像传感器单元的像素单元形成连续无缝的像素阵列，而数据处理及输出单元形成多个独立的数据传输通道，以分别将像素阵列对应部分的信号独立处理和输出，相较于现有技术，本发明的每个数据传输通道的数据吞吐量得以显著减小，因此不仅大幅降低了数据处理及输出单元对信号处理的压力，而且也能够大幅降低CMOS图像传感器的设计复杂度。此外，将数据处理及输出单元分布在像素阵列的外侧，从而在像素阵列的外侧也可避免成像后每个CMOS图像传感器单元周围出现黑边。

附图说明

图1所示为本发明一实施例的CMOS图像传感器的示意图；

图2所示为本发明一实施例的一个图像传感器单元的示意图；

图3所示为本发明一实施例的一个图像传感器单元的双采样模块的示意图；

图4所示为本发明一实施例的一个图像传感器单元的像素信号的传输时序图；

图5所示为本发明一实施例的高速数据接口模块的示意图。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

本发明的CMOS图像传感器1包括多个图像传感器单元10。每一个图像传感器单元10独立工作，并且多个图像传感器单元是并行工作。图1是本发明一实施例的CMOS图像传感器的示意图，如图1所示，图像传感器单元10为4个，两两相邻分布为两行两列。本实施例中，CMOS图像传感器1可实现64M像素每秒钟10帧以上的数据流能力，由于其分成了4个独立工作的图像传感器单元10，每个图像传感器单元10包含的像素总数为64M/4＝16M像素，因此，在满足每秒10帧以上数据流能力的前提下，每个图像传感器单元10每秒钟的数据吞吐量为16M*10＝160M个像素，不仅大幅降低了后方数字信号处理的压力，而且也大幅降低了每个图像传感器单元的设计复杂度。

图2所示为一个图像传感器单元10的示意图，该图像传感器单元10位于图1所示的CMOS图像传感器的左上角。请结合参照图1和图2，每个图像传感器单元10均包括一个像素单元和一个数据处理及输出单元，各图像传感器单元的像素单元两两相邻设置且各数据处理及输出单元设置于各像素单元的***。其中，每个像素单元包括由多个像素组成的像素阵列。每个数据处理及输出单元包括第一控制模块11、多个双采样模块12、数模转换模块13、多个列级比较器模块14、第二控制模块15、多个移位寄存器模块16和高速数据接口(LVDS)模块17。其中，像素阵列每一行像素对应一个双采样模块12、一个列级比较模块14和一个移位寄存器模块16。第一控制模块11具有译码功能，控制像素阵列中像素的选中以及像素信号的输出，第二控制模块15则控制双采样模块的读取和输出，列级比较器模块14用于根据数模转换模块13中生成的表征数字信号与模拟信号转换关系的一斜率信号将双采样模块12输出的模拟信号转换为的对应的数字信号，各移位寄存器模块16与各列级比较器模块14一一对应连接将其对应接收的各数字信号依次串行输出，高速数据接口模块17与移位寄存器模块16的输出端连接，由该高速数据接口模块17将移位寄存器模块16串行输出的数字信号输出至芯片外部。为方便数据处理及传输单元中各个模块的排布，移位寄存器模块16和高速数据接口模块17位于最外侧，构成了处理后的像素数据的输出通道。虽然图2仅显示了一个图像传感器单元10，但根据图1可知，4个相同的图像传感器单元10以CMOS图像传感器的中心呈对称分布，4个移位寄存器模块分别构成了4个数据输出通道，数据传输方向如图1中箭头所示，由此即可构成本实施例的四通道CMOS图像传感器。

接下来将结合图2至图5说明本发明一实施例的CMOS图像传感器单元的工作原理。由于组成CMOS图像传感器的图像传感器单元的工作方式完全一致且并行工作，因此下文将仅以一个图像传感器单元为例进行详细说明。

如前所述，数据处理及输出单元包括第一控制模块11、多个双采样模块12、数模转换模块13、多个列级比较器模块14、第二控制模块15、多个移位寄存器模块16和高速数据接口模块17。

其中，第一控制模块11(译码模块)是用于选中像素阵列中的像素并控制其中同一列的像素的信号并行输出以及控制同一行的像素的信号为按照特定顺序输出，例如先选中输出该行的第一个，接着第三个，第五个像素等等，而并不限于同一行中的像素信号必须依次输出。具体地，每一个像素包括感光二极管PD、传输管M4、行选通管M1、复位管M3、源跟随器M2，悬浮节点P。其中，传输管M4与感光二极管PD连接，用于读取感光二极管PD的信号并输出至悬浮节点P。源跟随器M2的源极将从悬浮节点P读出的信号输出到行选通管M1。复位管M3用于对悬浮节点P的电荷进行清空和复位。行选通管M1用于选中像素，并将相应的像素信号输出。为了实现选中某一像素，行选通管M1的栅极连接有一选中信号ROW，当该选中信号ROW置高时，选中该行选通管M1所在的像素。为了实现单独对每个感光二极管进行操作，每个传输管M4的栅极连接有一选通信号TX，当选通信号TX置高时，该传输管M4开启，输出对应感光二极管PD的信号至悬浮节点P。为了实现悬浮节点P的电荷清空和复位，复位管M3的栅极连接有一复位信号RX，当该复位信号RX置高时，复位管M3开启，使得悬浮节点P的电位被拉高到电源Vdd，从而对悬浮节点P的电荷进行清空，实现复位。其中，选通信号TX，选中信号ROW，复位信号RX均可由第一控制模块产生。由此，通过第一控制模块11对选通信号TX、选中信号ROW和复位信号RX的控制，就能够控制像素阵列中位于同一列的4000个像素的信号并行输出并且控制位于同一行的4000个像素的信号为按照特定顺序输出。

多个双采样模块12对应像素阵列的各行配置，用于分别读取并输出各行的像素的信号。本实施例中，一个像素阵列有4000行像素，因此也对应配置有4000个双采样模块12。各双采样模块12的读取和输出动作均由第二控制模块15控制，具体来说第二控制模块15控制各双采样模块12并行读取像素阵列中同一列的像素的信号，还控制各个双采样模块12将其读取的同一列的各像素的信号并行输出至相连的各列级比较器模块14。由于在第一控制模块11的控制下，同一行的各像素的信号为按照特定顺序输出，因此每一个双采样模块12对其对应行的各像素的信号也是按照特定顺序读取。

请继续参考图3，为了进行像素信号的读取，每一个双采样模块12包括两条通路，第一通路具有串联的读取开关S1和输出开关S3，读取开关S1和输出开关S3之间连接有接地电容C1。第二通路具有串联的读取开关S2和输出开关S4，读取开关S2和输出开关S4之间连接有接地电容C2。第二控制模块15通过对各读取开关和输出开关的开闭控制使接地电容C1和C2进行像素的信号的读取和输出，其中接地电容C1用于存储悬浮节点的电荷复位时的像素输出的第一信号，接地电容C2用于存储悬浮节点电荷复位后传输管开启时的像素输出的第二信号，而第一信号和第二信号的差值即代表了该像素的信号。

双采样模块12输出的信号交由列级比较器模块14进行模数转换。具体的，每一个列级比较器模块14与一个双采样模块12相连，本实施例中一个图像传感器单元的列级比较器模块14也为4000个。列级比较器模块14一次接收的信号包括表征像素信号的由第一信号和第二信号所组成的两路信号，其将两者信号相减得到该像素的信号并进行相应的模数转换动作。具体来说，列级比较器模块14是根据数模转换模块13中产生的斜率信号进行模数转换的。数模转换模块13产生的斜率信号即模拟信号和数字信号之间的对应转换关系。例如以模拟信号0～2V对应数字信号0～1024为例，斜率信号即为0～2V/0～1024，假设列级比较器模块14接收的像素信号为1V，列级比较器模块14将斜率信号中的各数字信号对应的模拟值与其所接收的1V像素信号依次进行比较，最终得到1V对应的数字信号为512。在像素阵列中，各个列级比较器模块14的动作同步，并行地对其接收的像素信号转换为对应的数字信号。

经列级比较器模块14处理的像素信号传递至与其相连的多个移位寄存器模块16以依次串行输出。多个移位寄存器模块16也是对应像素阵列的各行配置。其中，每个移位寄存器模块的数据存储格式均为n+3位，其中n代表了列级比较器模块14转换的数字信号为n位二进制数据，此外的三位数据分别代表了一个像素的时钟同步信号，一行像素的时钟同步信号，以及该图像传感器单元一帧像素的时钟同步信号。本实施例中，数字信号为12位，则移位寄存器模块的数据存储格式为15位。

高速数据接口模块17与各移位寄存器模块16的输出端相连，用于将各移位寄存器模块16串行输出的信号依次推送到芯片外部。具体来说，高速数据接口模块17包括n+3个并行的LVDS数据接口，同时将各移位寄存器模块16每一次输出的n+3位数据传输至外部。如图5所示，本实施例中，高速数据接口模块17包括15个并行的LVDS数据接口，其中D0～D11这12个数据接口输出12位的数字信号，数据接口PIX_CLK对应输出一个像素的时钟同步信号，数据接口LINE_CLK对应输出一行像素的时钟同步信号，数据接口PIC_CLK对应输出该图像传感器单元一帧像素的时钟同步信号。

接下来，将结合图2～5以一个图像传感器单元为例详细说明本发明的CMOS图像传感器进行信号传输的时序控制过程。

如前所述，一个像素阵列包括4000×4000个像素，对应具有4000个双采样模块，4000个列级比较器模块以及4000个移位寄存器模块。当图像传感器单元曝光完毕，按照特定顺序从像素阵列的某一列开始进行像素的信号的传输，直至全部列的像素信号传输完毕。

以从第一列开始逐列进行像素信号的传输为例。首先，进行第一列像素信号的传输。

第一控制模块11通过将相应选中信号ROW置高选中像素阵列第一列的4000个像素。在t1时间段内，第一控制模块11将这4000个选中的像素的复位管的栅极信号RX1置高，对悬浮节点电荷进行清空和复位，此时悬浮节点P的电压约为Vdd电压，如3.3V。行选通管源极(像素输出端)的电压为悬浮节点P电压减去源跟随器M2的栅源电压以及行选通管M1的漏源电压，作为第一信号；同时，第二控制模块15开启全部4000个双采样模块12的第一通路的读取开关S1分别对4000个像素的第一信号进行读取，同时保持第一通路的输出开关S3和第二通路关断，从而将这4000个读取结果存入各第一通路所对应的接地电容C1中，然后关闭各读取开关S1。接着，在t2时间段内，第一控制模块11将第一列4000个像素的复位管的栅极信号RX1置低，复位管截止；将传输管的栅极信号TX1置为高电平，此时像素的信号被传输至悬浮节点P，悬浮节点P的电压经由源跟随器和行选通管输出，该输出的电压为悬浮节点P电压减去源跟随器M2的栅源电压以及行选通管M1的漏源电压，作为第二信号；同时第二控制模块15开启4000个双采样模块12的第二通路的读取开关S2，保持第二通路的输出开关S4关断、第一通路关断，以对4000个第二信号进行读取，并将读取结果存入各第二通路所对应的接地电容C2中，之后第一控制模块11将第一列各像素的选通信号TX1置低。因此，在t1+t2时间段内，对应第1行～第4000行的双采样模块12在第一和二控制模块的作用下读取第一信号并存储于接地电容C1、读取第二信号并存储于接地电容C2，这4000个双采样模块12动作相同，且同时发生。

当t1+t2时间结束后，该像素阵列内的第1列所有行的像素信号均完成存储，此时，列级比较器模块14开始工作。具体的，第二控制模块15控制像素阵列第一列全部行的4000个双采样模块12的输出开关S3和S4打开，从而将接地电容C1和C2中存储第一信号和第二信号两路传递到4000个列级比较器模块14进行处理。每一个列级比较器模块14将第一信号和第二信号相减并根据数模转换模块13中产生的斜率信号进行模数转换得到对应的数字信号，并将数字信号输出至对应相连的移位寄存器模块16。可以理解，该第一信号和第二信号相减得到的差值可以被认为是像素的信号的表现形式，当入射光越强，该像素进行光电转换得到的电荷越多，则第一信号和第二信号的差值也就越小。因此，在T1＝t1+t2+t3时间结束后，一个独立的图像传感器单元10内像素阵列第1列上的4000个像素信号均已经完成读取转换并输出至对应的4000个移位寄存器模块16。

然后，移位寄存器模块16在t4时间段内将4000个数字信号串行输出至高速数据接口模块17，再由高速数据接口模块依次输出至芯片外部。

接下来依次进行第2列、第3列、……、第4000列像素信号的传输。本实施例中，第1～4000列像素信号依次传输，但在的第一控制模块11的控制下，也可以其他特定顺序完成各列像素信号的传输。较佳的，后一次列像素的读取与前一次列像素经处理后从移位寄存器输出为同时开始进行。以第一列像素经模数转换器处理后的输出为例，在移位寄存器模块16开始工作的同时，第一控制模块11也开始选中各子像素阵列的第二列像素，以进行各第二列像素的信号读取。具体来说，T2时间开始，移位寄存器模块16在t4时间段内串行输出全部子像素阵列第一列的各像素的数字信号；同时在第一和第二控制模块的作用下，在t1+t2时间段内，4个子像素阵列的第二列像素被选中，并且每个子像素阵列对应第1行～第4000行的双采样模块12将各第二列像素的第一信号存储于相应的接地电容C1、第二信号存储于相应的接地电容C2，并且4个子像素阵列对应的双采样模块动作相同，且同时发生。在接下来的t3时间段内，4000个列级比较器模块14将4000个第二列像素的模拟信号根据数模转换模块13生成的斜率信号转换为对应的数字信号。需要注意的是，在T2的t3时间段结束、列级比较器模块将第二列像素的数字信号输出之前，4000个移位寄存器模块16必须已经将其中存储的数字信号全部依次串行输出，由高速数据接口模块17推送到芯片外部。也即是，移位寄存器模块16将前一列像素的数字信号串行输出的时间t4要小于后一列像素的读取及转换时间t1+t2+t3。

因此，经过T1+T2+…+T4000+t4时间后，该独立的图像传感器单元的像素的数字信号由15各个并行的高速出具接口以15路传送到芯片外部。

其他图像传感器单元的工作方式与上述方式完全一致且同时进行，整个8000×8000的CMOS图像传感器共有60个高速数据接口。因此，经过T1+T2+…+T4000+t4时间后，四个图像传感器单元经处理后的像素数据都分别通过4条独立的数据输出通道被成功推送到芯片外部。

如本实施例中，CMOS图像传感器的分辨率为8000×8000＝6400万，假设帧率为每秒10帧，则每个图像传感器单元的数据吞吐率为每秒64/4*10＝160M个像素，则每个图像传感器单元对每列像素的处理(读取转换)时间T1＝1/10/4000＝25us。由于t3时间段内要将信号进行模数转换，而在t1+t2时间内是对像素的模拟信号进行读取输出，因此一般来说t3时间段应尽量大于t1+t2时间段，如可设定t1+t2＝5us，t3＝20us。此时，每个列级比较器模块14在t3＝20us时间内需要处理1个像素的数据，移位寄存器模块要在t1+t2+t3＝25us内移除4000个数据，即每6.25ns移出一个数据，因此移位寄存器模块的移出数据频率最低为160MHz。

综上所述，本发明的具有超高分辨率的CMOS图像传感器通过设置多个独立的图像传感器单元分担了像素信号处理的压力，降低了数据处理部分的设计压力，并提高了对像素信号处理的效率。

虽然本发明已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。

Claims (10)

1.一种CMOS图像传感器，其特征在于，包括多个独立且并行工作的图像传感器单元，每个所述图像传感器单元包括一个像素单元和一个数据处理及输出单元，各所述图像传感器单元的像素单元两两相邻设置且各所述数据处理及输出单元设置于各所述像素单元的***；其中，

每一所述像素单元包括一个由多个像素组成的像素阵列；

每一所述数据处理及输出单元包括：

第一控制模块，用于选中所述像素阵列的像素、控制所述像素阵列中同一列的像素的信号并行输出且控制同一行的像素的信号以预定顺序输出；

多个双采样模块，对应所述像素阵列的各行配置，用于分别读取所述像素阵列各行的像素的信号并输出；

数模转换模块，产生一表征数字信号与模拟信号转换关系的斜率信号；

多个列级比较器模块，与各所述双采样模块相连，每一所述列级比较器模块根据该斜率信号将相连的双采样模块输出的模拟信号转换为数字信号；

第二控制模块，用于控制各所述双采样模块并行读取所述像素阵列中同一列的像素的信号且控制每一所述双采样模块依所述预定顺序读取其对应行的各像素的信号；并控制各所述双采样模块将其读取的同一列的各像素的信号并行输出至各所述列级比较器模块；

多个移位寄存器模块，与各所述列级比较器模块相连，用于将所述多个列级比较器转换的数字信号串行输出；以及

高速数据接口模块，与所述多个移位寄存器模块的输出端相连，将其串行输出的数字信号依次输出。

2.根据权利要求1所述的CMOS图像传感器，其特征在于，每一所述像素包括感光二极管、传输管、悬浮节点、复位管、源跟随器和行选通管，所述传输管与所述感光二极管相连；所述传输管的漏极、所述源跟随器的栅极、所述复位管的源极连接于所述悬浮节点；所述行选通管的漏极与所述源跟随器的源极相连、源极与该像素对应的所述双采样模块的输入端相连；

对于每一个所述像素，所述第一控制模块控制所述悬浮节点进行电荷清空和复位以输出第一信号，控制所述传输管在所述悬浮节点进行电荷清空和复位后开启以输出第二信号，所述第一信号和第二信号的差值为该像素的信号。

3.根据权利要求2所述的CMOS图像传感器，其特征在于，所述双采样模块包括第一通路和第二通路，所述第一通路包括串联的第一读取开关和第一输出开关且两者之间连接第一接地电容，所述第二通路包括串联的第二读取开关和第二输出开关且两者之间连接第二接地电容。

4.根据权利要求3所述的CMOS图像传感器，其特征在于，对于每一所述双采样模块，所述第二控制模块控制该双采样模块的第一读取开关、第一输出开关、第二读取开关和第二输出开关的开闭以将其读取的像素的第一信号存储于所述第一接地电容，将该像素的第二信号存储于所述第二接地电容，并将所述第一信号和第二信号同时输出至该双采样模块所连接的所述列级比较器模块。

5.根据权利要求4所述的CMOS图像传感器，其特征在于，所述列级比较器模块将其所接收的该第一信号和第二信号相减，并对相减后得到的差值进行处理以得到对应的数字信号。

6.根据权利要求2所述的CMOS图像传感器，其特征在于，所述第二控制模块控制所述多个双采样模块同时进行所述像素阵列中同一列的各所述第一信号的读取，并在完成后再同时进行该列的各所述第二信号的读取；所述第二控制模块控制各所述双采样模块将其读取的该像素阵列中同一列的各两路信号同时输出至各对应相连的所述列级比较器模块。

7.根据权利要求1至6任一项所述的CMOS图像传感器，其特征在于，所述列级比较器模块将与其相连的所述双采样模块输出的信号转换为n位的数字信号，n为正整数。

8.根据权利要求7所述的CMOS图像传感器，其特征在于，所述移位寄存器模块的数据存储格式为n+3位，分别存储所述n位的数字信号，一个像素的时钟同步信号，一行像素的时钟同步信号以及一个图像传感器单元一帧像素的时钟同步信号。

9.根据权利要求8所述的CMOS图像传感器，其特征在于，所述高速数据接口模块包括n+3个并行的数据接口，所述n+3个并行的数据接口将所述多个移位寄存器模块每一次输出的n+3位数据同时传输至外部。

10.根据权利要求1所述的CMOS图像传感器，其特征在于，每一所述图像传感器单元中，各所述移位寄存器模块将同一列的像素的数字信号串行输出的时间小于等于各所述双采样模块读取并输出下一列的像素的信号的时间与各所述列级比较器模块对所述下一列的像素的信号进行处理的时间之和。