CN104217755A - 数据传送电路和包括数据传送电路的存储器 - Google Patents

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Abstract

一种数据传送电路，包括：多个第一线；第二线，适用于从所述第一线之中选中的第一线接收数据；第三线，适用于将数据传送至所述第一线之中选中的第一线；多个驱动单元，每个驱动单元适用于在第一操作中基于来自对应的第一线的数据来驱动所述第二线；以及多个连接单元，每个连接单元适用于在第二操作中在所述对应的第一线被选中时将第三线耦接到所述对应的第一线。

Description

数据传送电路和包括数据传送电路的存储器
相关申请的交叉引用
本申请要求2013年5月31日向韩国知识产权局提交的申请号为10-2013-0062397的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施方式涉及一种集成电路设计，且更具体而言，涉及一种数据传送电路。
背景技术
非易失性存储器是即使在断电时也可以保持其中所存储的数据的数据储存装置。例如，通过利用以下特性来将数据存储在非易失性存储器(例如，快闪存储器)中：通过控制保持在浮栅的导带中的电荷量来改变存储器单元的阈值电压。
编程脉冲被施加给浮栅，导致存储器单元的阈值电压升高。根据存储在存储器单元中的数据的值使用编程脉冲来改变存储器单元的阈值电压。存储相同数据的存储器单元的阈值电压并非具有一个值，即，阈值电压在不确定的范围内形成了一个分布。
同时，非易失性存储器中的多个存储器单元分别电耦接到与多个存储器单元对应的位线。位线分别电耦接到与位线对应的页缓冲器。每个页缓冲器在预定的电压电平驱动对应的位线以执行针对选中的存储器单元的写入操作，或者检测对应的位线的电压以输出检测的值来针对选中的存储器单元执行读取操作。每个页缓冲器包括一个或多个锁存器，用于存储要被驱动至具有预定电压的位线的输入数据或要输出的检测数据。
在页缓冲器中所包括的一个或多个锁存器中，高速缓存锁存器在读取操作中存储检测到的数据，并根据存储的值来驱动用于将数据传递到外部的数据线。此后，参见图1，将针对存储在页缓冲器的高速缓存锁存器中的数据被传送至外部的过程提供描述。
图1是示出常规存储器的电路图。
如图1所示，存储器包括多个页缓冲器组PG0至PGN、多个本地线L0/L0B至LN/LNB、以及全局线I0/I0B。页缓冲器组PG0至PGN中的每个包括页缓冲器PB0至PBM。本地线L0/L0B至LN/LNB中的每个分别对应页缓冲器组PG0至PGN。全局线I0/I0B公共地对应于所有的本地线L0/L0B至LN/LNB并将从本地线L0/L0B至LN/LNB中选出的本地线传送而来的数据输出至外部。每个页缓冲器包括高速缓存锁存器LAT。
参考图1，将针对其中输出选中的页缓冲器的数据的操作提供描述。通过传送正数据的正线L0至LN和I0以及传送负数据的负线L0B至LNB和I0B来传送差分数据。
例如，页缓冲器组PG0包括的缓冲器PB0至PBM通过多个本地开关SWB0至SWBM电耦接到与页缓冲器PB0至PBM对应的本地线L0/L0B。同时，本地线L0/L0B通过与本地线L0/L0B对应的组开关SWG0电耦接到全局线I0/I0B。作为参考，各个页缓冲器组中包括的页缓冲器PB0至PBM共享对应的本地线对。此外，组开关SWG0至SWGN分别对应于本地线L0/L0B至LN/LNB。
本地开关SWB0至SWBM响应于多个列选择信号CS0<0:M>至CSN<0:M>而被接通/关断。例如，页缓冲器组PG0包括的本地开关SWB0至SWBM通过列选择信号CS0<0:M>来控制。组开关SWG0至SWGN响应于多个组选择信号GS<0:N>和GSB<0:N>而被接通/关断。例如，组开关SWG0通过组选择信号GS<0>/GSB<0>来控制。组选择信号GS<0:N>和GSB<0:N>以及列选择信号CS0<0:M>至CSN<0:M>基于输入的地址（图1未示出）被选择性地激活。当对应于激活的列选择信号和组选择信号的组开关和本地开关被接通时，对应的高速缓存锁存器LAT电耦接到全局线I0/I0B。即，通过高速缓存锁存器LAT利用与存储在高速缓存锁存器LAT中的数据对应的电压来驱动全局线I0/I0B。例如，在读取操作中，当输出页缓冲器组PG0内的页缓冲器PB0的数据时，本地开关SWB0和组开关SWG0接通。由此，页缓冲器组PG0内的页缓冲器PB0的高速缓存锁存器LAT电耦接到本地线L0/L0B和全局线I0/I0B，且利用与存储的数据对应的电压通过页缓冲器组PG0内的页缓冲器PB0的高速缓存锁存器LAT来驱动全局线I0/I0B。
同时电耦接到一个全局线I0/I0B的页缓冲器组的数目和包括在一个页缓冲器组中的页缓冲器的数目达到了数十至数百个。因此，待驱动的全局线I0/I0B是非常大的工作量。然而，全局线I0/I0B只能通过高速缓存锁存器LAT来驱动，具体来说通过具有低驱动能力的高速缓存锁存器LAT中包括的一个MOS晶体管。
发明内容
本发明的示例性实施例涉及一种数据传送电路和存储器、以及具有其的存储器，其可以通过将全局数据输入线与全局数据输出线分开和通过允许全局数据输出线根据存储在页缓冲器中的数据的值被附加的驱动单元驱动，来提高读取操作中的数据传送速度。
根据本发明的一个实施例，一种数据传送电路，包括：多个第一线；第二线，适用于从所述第一线之中选中的第一线接收数据；第三线，适用于将数据传送至所述第一线之中选中的第一线；多个驱动单元，每个驱动单元适用于在第一操作中基于来自对应的第一线的数据来驱动所述第二线；以及多个连接单元，每个连接单元适用于在第二操作中在所述对应的第一线被选中时将第三线耦接到所述对应的第一线。
根据本发明的另一个实施例，一种存储器，包括：多个页缓冲器组，每个页缓冲器组包括至少一个页缓冲器；多个本地数据线，对应于各个页缓冲器组，且适于耦接到对应的页缓冲器组之中选中的页缓冲器；全局数据输出线，适用于在读取操作中从选中的本地数据线接收数据；全局数据输入线，适用于在写入操作中将数据传送到选中的本地数据线；驱动单元，每个驱动单元适用于在读取操作中基于来自对应的本地数据线的数据来驱动所述全局数据输出线；以及多个连接单元，每个连接单元适用于在写入操作中当对应的本地数据线被选中时将全局数据输入线耦接到所述对应的本地数据线。
根据本发明的另一个实施例，一种存储器，包括：多个页缓冲器组，每个页缓冲器组包括至少一个页缓冲器；感测放大器，适用于感测、放大和输出输入端子的数据；驱动器，适用于基于输入数据来驱动输出端子；以及数据传送单元，适用于在读取操作中基于选中的页缓冲器的数据来驱动感测放大器的输入端子，以及适用于在写入操作中将驱动器的输出端子耦接到选中的页缓冲器。
根据本发明的实施例，全局数据输入线可以与全局数据输出线分开，进一步数据传送电路可以在读取操作中根据存储在页缓冲器中的数据的值来使用附加的驱动单元来驱动全局输出线，由此可以迅速传送数据。
此外，根据本发明的实施例，可以迅速地传送数据，所以可以确保存储器的高速操作。
附图说明
图1是示出常规存储器中存储器的部分配置的电路图，以便描述在读取操作中输出锁存器的数据的过程。
图2是示出根据本发明实施例的数据传送电路的电路图。
图3是示出根据本发明另一个实施例的存储器的电路图。
图4是示出图3所示的驱动器的详细示图。
图5是示出图3所示的连接单元的详细示图。
具体实施方式
在下文中，将参照附图更详细地解释本发明的各种实施例。然而，本发明也可以以不同方式来实施且不应限于本文所述的实施方式。相反，提供这些实施方式使本发明更彻底和完整，且将本发明的范围充分传递给本领域技术人员。在本申请中，附图标记直接对应于本发明的实施例和各个附图中的相同标号的部件。还应注意，在说明书中，“连接/耦接”表示一个部件不仅直接耦接另一个部件，还表示一个部件通过中间部件间接耦接另一个部件。另外，只要没有具体在句子中提及，单数形式可以包括复数形式。
图2是示出根据本发明实施例的数据传送电路的电路图。
如图2所示，数据传送电路包括多个本地数据线（此后，称作第一线）L0/L0B至LN/LNB、全局数据输出线（此后，称作第二线）OUT/OUTB、全局数据输入线（此后，称作第三线）IN/INB、多个驱动单元210_0至210_N以及多个连接单元220_0至220_N。第二线OUT/OUTB从在第一线L0/L0B至LN/LNB中选中的第一线接收数据。第三线IN/INB将数据传送给第一线L0/L0B至LN/LNB中选中的第一线。驱动单元210_0至210_N中的每个响应于第一线L0/L0B至LN/LNB中用于传送对应的第一线的数据至第二线OUT/OUTB的对应的第一线的数据来驱动第二线OUT/OUTB。当对应的第一线被选中以用于传送第三线IN/INB的数据至对应的第一线时，连接单元220_0至220_N中的每个将第三线IN/INB电耦接到第一线L0/L0B至LN/LNB中的对应的第一线。
此外，数据传送电路还包括驱动器230、感测放大器240和多个数据储存单元250_0至250_N。驱动器230例如在第二操作中基于输入数据IN_DATA来驱动第三线IN/INB。感测放大器240例如在第一操作中感测、放大并输出第二线OUT/OUTB的数据。数据储存单元250_0至250_N分别对应于第一线L0/L0B至LN/LNB。数据储存单元250_0至250_N通过多个开关SWG0至SWGN分别耦接到第一线L0/L0B至LN/LNB。
将参考图2来描述数据传送电路。
数据传送电路通过用于正数据的正数据线L0至LN、IN和OUT和用于负数据的负数据线L0B至LNB、INB和OUTB来传送差分数据。
在数据储存单元250_0至250_N中，选中的数据储存单元在第一操作中存储通过与该数据储存单元对应的第一线传送来的数据，并在第二操作中将存储的数据输出至对应的第一线。在第一操作中，要被写入到数据储存单元250_0至250_N中的选中的数据储存单元的数据被输入到第三线IN/INB，且通过第一线被传送。在第二操作中，从数据储存单元250_0至250_N中的选中的数据储存单元读出的数据经由第一线通过第二线OUT/OUTB而输出。
数据储存单元响应于组选择信号GS<0:N>中的每个而被选中。开关SWG0至SWGN中的每个响应于组选择信号GS<0:N>中的与每个开关对应的组选择信号而被接通/关断。当对应于多个组选择信号GS<0:N>中的激活的组选择信号的开关被接通时，数据储存单元的数据被传送到第一线。
在第二操作中，驱动单元210_0至210_N之中的电耦接到与选中的数据储存单元对应的第一线的驱动单元响应于该第一线的数据利用与驱动单元对应的第一线的数据所对应的电压来驱动第二线OUT/OUTB。例如，当选中了数据储存单元250_0时，驱动单元210_0的数据被传送至第一线L0/L0B，并且驱动单元响应于利用第一线的数据所对应的电压来驱动第二线OUT/OUTB。对于这种操作，驱动单元210_0至210_N可以分别包括晶体管TR0/TR0B至TRN/TRNB。每个晶体管可以是一端被施加驱动电压（例如，电源电压VDD）而另一端电耦接到第二线OUT/OUTB的PMOS晶体管，并且响应于第一线L0/L0B至LN/LNB中的与所述晶体管对应的第一线的电压来将驱动电压施加给第二线OUT/OUTB。
连接单元220_0至220_N将与连接单元220_0至220_N对应的第一线电耦接到第三线IN/INB。在第一操作中，连接单元220_0至220_N之中的电耦接至与选中的数据储存单元对应的第一线的连接单元将与该连接单元对应的第一线电耦接到第三线IN/INB。在第二操作中，连接单元220_0至220_N在预充电时段期间将第一线L0/L0B至LN/LNB电耦接到第三线IN/INB。当第一线电耦接到第三线IN/INB时，利用与第三线的数据对应的电压来驱动第一线。对于这种操作，连接单元220_0至220_N可以包括分别控制传输门PA0/PA0B至PAN/PANB的控制单元CON_0至CON_N。
驱动器230利用预定电压来驱动第三线IN/INB和第一线L0/L0B至LN/LNB中的与第三线IN/INB电耦接的第一线。在第一操作中，驱动器230利用与输入数据IN_DATA对应的电压来驱动第三线IN/INB和与数据储存单元250_0至250_N中选中的数据储存单元对应的第一线。输入数据IN_DATA可以从外部输入且可以对应于要写入到数据储存单元250_0至250_N之中的选中的数据储存单元中的数据。在第二操作中，驱动器230利用预充电电压VPRE驱动第三线IN/INB和第一线L0/L0B至LN/LNB。
在第二操作中感测放大器240感测和放大第二线OUT/OUTB的数据，且输出放大的数据至输出节点OUT_NODE。更具体来说，感测放大器240感测和放大正第二线OUT和负第二线OUTB之间的电压差，且输出放大的电压至输出节点OUT_NODE。感测放大器240在第一操作中被去激活。
此后，将针对情形（1）和情形（2）提供描述，在情形（1）中数据传送电路将选中的第一线的数据传送到第二线OUT/OUTB，在情形（2）中数据传送电路将第三线IN/INB的数据传送给选中的第一线。
（1）用于将选中的第一线的数据传送到第二线的操作（对应于第二操作）
在第二操作中，预充电信号PRE可以被激活预定的时段。控制单元CON_0至CON_N响应于预充电信号PRE接通对应的传输门PA0/PA0B至PAN/PANB。因而，第一线L0/L0B至LN/LNB电耦接到第三线IN/INB。即，正第一线L0至LN电耦接到第二线OUT，负第一线L0B至LNB电耦接到第二线OUTB。当预充电信号PRE激活时，驱动器230利用预充电电压VPRE来预充电第三线IN/INB和电耦接到第三线IN/INB的第一线L0/L0B至LN/LNB。预充电电压VPRE可以具有与电源电压VDD基本相同的电压电平，电源电压VDD被数据传送电路用作源电力。
组选择信号GS<0:N>中的一个通过从外部输入的地址（图2未示出）被激活，与激活的组选择信号对应的数据储存单元电耦接到第一线（即，选中的数据储存单元电耦接到对应的第一线）。选中的存储单元利用与其中存储的数据对应的电压来驱动预充电的第一线。
但选择了与驱动单元210_0至210_N对应的数据储存单元时，驱动单元210_0至210_N基于与驱动单元210_0至210_N对应的第一线的数据来驱动第二线OUT/OUTB。如图2所示，驱动单元210_0至210_N可以分别包括PMOS晶体管TR0/TR0B至TRN/TRNB。由于利用预充电电压VPRE对第一线L0/L0B至LN/LNB进行预充电，PMOS晶体管TR0/TR0B至TRN/TRNB处于关断状态。此外，利用对应于储存在选中的数据储存单元中的数据的电压来驱动与选中的数据储存单元对应的第一线，且与选中的数据储存单元对应的PMOS晶体管响应于第一线的电压来驱动第二线OUT/OUTB。
例如，当数据储存单元250_0被选中且逻辑高电平数据存储在数据储存单元250_0中时，利用与逻辑高电平数据对应的电压（例如，电源电压VDD）来驱动正第一线L0，利用与逻辑低电平数据对应的电压（例如，接地电压VSS）来驱动负第一线L0B。因而，由于PMOS晶体管TR0基本保持关断状态，正第二线OUT没有被驱动，且PMOS晶体管TR0B被接通以利用电源电压VDD来驱动负第二线OUTB。
感测放大器240感测和放大第二线OUT/OUTB的数据，并输出放大的数据至输出节点OUT_NODE。输出到输出节点OUT_NODE的数据被输出至数据传送电路的外部。感测放大器240响应于使能信号AMP_EN而被激活或去激活。使能信号AMP_EN在第二操作中在预定时段被激活而在第一操作中被去激活。
（2）用于传送第三线的数据至选中的第一线的操作（对应于第一操作）
在第一操作中，组选择信号GS<0:N>之中的选中的数据储存单元的组选择信号被激活。当选择了对应于控制单元CON_0至CON_N的数据储存单元250_0至250_N时，控制单元CON_0至CON_N响应于对应的组选择信号GS<0:N>至GSB<0:N>来接通对应的传输门PA0/PA0B至PAN/PANB。即，只有第一线L0/L0B至LN/LNB中被选中的第一线被电耦接到第三线IN/INB。
驱动器230利用对应于输入数据IN_DATA的电压来驱动第三线IN/INB、与第三线IN/INB电耦接的第一线、以及与第一线电耦接的数据储存单元。在图2中，输入数据IN_DATA被示出为单端数据。然而，输入数据IN_DATA可以是差分数据。选中的数据储存单元利用与输入数据IN_DATA对应的电压来被驱动，使得输入数据IN_DATA存储在选中的数据储存单元中。
在数据传送电路中，当数据输入到数据储存单元中时和当数据储存单元的数据传送到外部时，数据传送线彼此分开，且当数据输入到数据储存单元（即，数据从第一线传送到第二线）时和当数据传送电路输出数据时，使用不同的方法来传送数据。当数据从第一线传送到第二线时，使用附加的驱动单元来驱动第二线，且当数据从第三线传送到第一线时，第一线电耦接到第三线且使用驱动器来被驱动。由于数据储存单元具有低驱动能力，数据储存单元只驱动第一线而附加的驱动单元驱动第二线，使得数据可以从第一线迅速传送到第二线。
图3是示出根据本发明另一个实施例的存储器的电路图。
如图3所示，存储器包括多个页缓冲器组PG0至PGN、多个本地数据线（此后称作本地数据线）L0/L0B至LN/LNB、全局数据输出线（此后称作全局数据输出线）OUT/OUTB、全局数据输入线（此后称作全局数据输入线）IN/INB、多个驱动单元310_0至310_N、以及多个连接单元320_0至320_N。页缓冲器组PG0至PGN中的每个包括一个或多个页缓冲器PB0至PBM。本地数据线L0/L0B至LN/LNB分别对应于连接单元320_0至320_N，且电耦接到对应于本地数据线L0/L0B至LN/LNB的页缓冲器组中的一个或多个页缓冲器中选中的页缓冲器。全局数据输出线OUT/OUTB在读取操作中接收本地数据线L0/L0B至LN/LNB中选中的本地数据线的数据。全局数据输入线IN/INB在写入操作中将数据传送给本地数据线L0/L0B至LN/LNB中选中的本地数据线。驱动单元310_0至310_N在读取操作中响应于与驱动单元310_0至310_N对应的本地数据线L0/L0B至LN/LNB的数据来驱动全局数据输出线。当在写入操作中选择了与连接单元320_0至320_N对应的本地数据线时，连接单元320_0至320_N将全局数据输入线IN/INB电耦接到本地数据线L0/L0B至LN/LNB中与连接单元320_0至320_N对应的本地数据线。
此外，存储器包括驱动器（例如，写入驱动器）330和感测放大器340，驱动器330在写入操作中响应于外部输入数据IN_DATA来驱动全局数据输入线IN/INB，感测放大器340在读取操作中感测、放大和输出全局数据输出线OUT/OUTB的数据。包括在页缓冲器组PG0至PGN中的每个缓冲器组中的页缓冲器PB0至PBM通过多个开关SW0<0:M>至SWN<0:M>分别电耦接到与页缓冲器组PG0至PGN对应的本地数据线。开关SW0<0:M>至SWN<0:M>响应于多个列选择信号CS0<0:M>至CSN<0:M>中的与开关SW0<0:M>至SWN<0:M>对应的列选择信号而被接通/关断。
将参考图3来描述存储器。
存储器通过传送正数据的正数据线L0至LN、IN和OUT和传送负数据的负数据线L0B至LNB、INB和OUTB来传送差分数据。
页缓冲器组PG0至PGN中的每个页缓冲器组包括一个或多个页缓冲器PB0至PBM且对应于本地数据线L0/L0B至LN/LNB中的一个。在写入操作中，通过全局数据输入线IN/INB输入的数据存储在页缓冲器组PG0至PGN的一个或多个页缓冲器PB0至PBM中的选中的页缓冲器中，在读取操作中，选中的页缓冲器的数据被输出到全局数据输出线OUT/OUTB。每个页缓冲器包括用于存储数据的锁存器LAT。
通过列选择信号CS0<0:M>至CSN<0:M>中的与页缓冲器对应的列选择信号来选择页缓冲器，选中的页缓冲器电耦接到与所述选中的页缓冲器对应的本地数据线。页缓冲器组PG0至PGN的一个或多个页缓冲器PB0至PBM分别对应于开关SW0<0:M>至SWN<0:M>。因而，当对应于页缓冲器PB0至PBM的开关被接通时，页缓冲器PB0至PBM电耦接到对应于页缓冲器PB0至PBM的本地数据线。例如，当页缓冲器组PG0内的页缓冲器PB0被选中时，‘CS0<0>’被激活且页缓冲器组PG0内的页缓冲器‘PB0’电耦接到本地数据线L0/L0B。
在读取操作中，驱动单元310_0至310_N中的电耦接到与选中的页缓冲器电耦接的本地数据线的驱动单元响应于该本地数据线的数据利用与选中的页缓冲器的数据对应的电压来驱动全局数据输出线OUT/OUTB。例如，当页缓冲器组PG0内的页缓冲器PB0被选中时，页缓冲器组PG0内的页缓冲器PB0的数据被传送到本地数据线L0/L0B，而全局数据输出线OUT/OUTB利用与本地数据线L0/L0B的数据对应的电压被‘310_0’驱动。对于这种操作，驱动单元310_0至310_N分别可以包括晶体管TR0/TR0B至TRN/TRNB。每个晶体管具有被施加驱动电压（例如电源电压VDD）的一个端部和电耦接到全局数据输出线OUT/OUTB的另一个端部，且响应于本地数据线L0/L0B至LN/LNB中的与该晶体管对应的本地数据线的电压来施加驱动电压至全局数据输出线OUT/OUTB。
连接单元320_0至320_N将与连接单元320_0至320_N对应的本地数据线电耦接到全局数据输入线IN/INB。在写入操作中，连接单元320_0至320_N中的耦接到与选中的数据储存单元对应的本地数据线的连接单元将与所述连接单元对应的本地数据线电耦接到全局数据输入线IN/INB。在读取操作中，连接单元320_0至320_N在预充电时段期间将本地数据线L0/L0B至LN/LNB电耦接到全局数据输入线IN/INB。对于这种操作，连接单元320_0至320_N可以包括分别控制传输门PA0/PA0B至PAN/PANB的控制单元CON_0至CON_N。
驱动器330利用预定电压来驱动全局数据输入线IN/INB和本地数据线L0/L0B至LN/LNB中的电耦接到全局数据输入线IN/INB的本地数据线。在写入操作中，驱动器330利用与输入数据IN_DATA对应的电压来驱动全局数据输入线IN/INB、电耦接到选中的页缓冲器的本地数据线、以及包括在选中的页缓冲器中的锁存器LAT。输入数据IN_DATA是从存储器外部输入的数据。在读取操作中，在预充电时段期间，驱动器330利用预充电电压VPRE来驱动全局数据输入线IN/INB和本地数据线L0/L0B至LN/LNB。
感测放大器340在读取操作中感测和放大全局数据输出线OUT/OUTB的数据，并输出放大的数据至输出节点OUT_NODE。输出至输出节点OUT_NODE的数据被输出到存储器件的外部。更具体来说，感测放大器340感测和放大正全局数据输出线OUT和负全局数据输出线OUTB之间的电压差，并输出放大的电压至输出节点OUT_NODE。感测放大器340在写入操作中被去激活。
此后针对以下情形提供描述：（1）存储器执行读取操作；以及（2）存储器执行写入操作。
（1）读取操作
在读取操作中，预充电信号PRE在预充电时段中被激活。控制单元CON_0至CON_N在预充电信号激活的时段期间接通对应的传输门PA0/PA0B至PAN/PANB。因而，本地数据线L0/L0B至LN/LNB电耦接到全局数据输入线IN/INB。即，正本地数据线L0至LN电耦接到正全局数据输出线OUT并且负本地数据线L0B至LNB电耦接到负全局数据输出线OUTB。
当预充电信号PRE被激活时，驱动器330通过全局数据输入线IN/INB利用预充电电压VPRE来预充电全局数据线L0/L0B至LN/LNB。预充电电压VPRE可以具有与电源电压VDD基本相同的电压电平，该电源电压VDD被存储器用作源电力。
列选择信号CS0<0:M>至CSN<0:M>中的一个通过从外部输入的地址（图3未示出）被激活，而对应于激活的列选择信号的页缓冲器的锁存器LAT电耦接到本地数据线（即，选中的页缓冲器的锁存器LAT电耦接到本地数据线）。选中的页缓冲器的锁存器LAT利用与存储在其中的数据对应的电压来驱动预充电的本地数据线。
当选择了与驱动单元310_0至310_N对应的页缓冲器组中所包括的页缓冲器时，驱动单元310_0至310_N响应于对应的本地数据线的数据来驱动全局数据输出线OUT/OUTB。如图3所示，驱动单元310_0至310_N可以分别包括PMOS晶体管TR0/TR0B至TRN/TRNB。由于利用预充电电压VPRE预充电了本地数据线L0/L0B至LN/LNB，PMOS晶体管TR0/TR0B至TRN/TRNB处于关断状态。此外，利用与选中的页缓冲器的锁存器LAT中存储的数据对应的电压来驱动与选中的页缓冲器对应的本地数据线，且对应于选中的页缓冲器的PMOS晶体管响应于本地数据线的电压来驱动全局数据输出线OUT/OUTB。
例如，当选择了页缓冲器组PG0内的页缓冲器PB0且逻辑高电平数据存储在页缓冲器组PG0内的页缓冲器PB0中时，利用与逻辑高电平数据对应的电压（例如，电源电压VDD）来驱动正本地数据线L0，利用与逻辑低电平数据对应的电压（例如，接地电压VSS）来驱动负本地数据线L0B。因而，由于PMOS晶体管TR0基本保持关断状态，正全局数据输出线OUT没有被驱动，而PMOS晶体管TR0B被接通以利用电源电压VDD来驱动负全局数据输出线OUTB。
感测放大器340感测和放大全局数据输出线OUT/OUTB的数据，且输出放大的数据至输出节点OUT_NODE。输出至输出节点OUT_NODE的数据被输出到存储器的外部。感测放大器340响应于使能信号AMP_EN而被激活或去激活。使能信号AMP_EN在读取操作中在预定时段内被激活而在写入操作中被去激活。
（2）写入操作
在写入操作中，列选择信号CS0<0:M>至CSN<0:M>中的与从外部输入的地址对应的列选择信号以及组选择信号GS<0:N>中的与从外部输入的地址对应的组选择信号被激活。当在页缓冲器组PG0至PGN的一个或多个页缓冲器PB0至PBM中选中的页缓冲器被电耦接到本地数据线时，在对应的组选择信号GS<0:N>被激活时控制单元CON_0至CON_N接通对应的传输门PA0/PA0B至PAN/PANB。因而，选中的页缓冲器的锁存器LAT、与选中的页缓冲器对应的本地数据线以及全局数据输入线IN/INB相互电耦接。
驱动器330利用与输入数据IN_DATA对应的电压来驱动全局数据输入线IN/INB、电耦接到全局数据输入线IN/INB的本地数据线、以及选中的页缓冲器的锁存器LAT。当写入操作完成时，传输门PA0/PA0B至PAN/PANB被关断。在图3中，输入数据IN_DATA被示出为单端数据。然而，输入数据IN_DATA可以是差分数据。利用与输入数据IN_DATA对应的电压来驱动选中的数据储存单元，使得输入数据IN_DATA被存储在选中的数据储存单元中。
在存储器中，在读取操作和写入操作中，用于输出页缓冲器的数据的路径与用于接收页缓冲器的数据的路径分开，且在两种情况下使用不同的方法来传输数据。具体来说，在读取操作中，使用附加的驱动单元将本地数据线的数据传送给全局数据输出线OUT/OUTB。由于页缓冲器的锁存器LAT具有低驱动能力，所以在读取操作中可以使用附加的驱动单元来迅速驱动全局数据输出线OUT/OUTB。因而，存储器的高速操作是可能的。在写入操作的情况下，由于驱动器330的驱动能力充足，所以全局数据输入线IN/INB电耦接到选中的页缓冲器的锁存器LAT，使得即使当页缓冲器的锁存器直接被驱动器330驱动时高速操作也是可能的。
参见图3，将描述根据本发明另一实施例的存储器。
如图3所示，存储器包括多个页缓冲器组PG0至PGN、用以感测、放大和输出输入端子AMP_IN的数据的感测放大器340、响应于外部输入数据IN_DATA来驱动输出端子DRV_OUT的驱动器330、以及数据传送单元TRAN。页缓冲器组PG0至PGN中的每个包括一个或多个页缓冲器PB0至PBM。数据传送单元TRAN在读取操作中响应于页缓冲器组PG0至PGN的一个或多个页缓冲器PB0至PBM中选中的页缓冲器的数据来驱动感测放大器340的输入端子AMP_IN，且在写入操作中将页缓冲器组PG0至PGN的一个或多个页缓冲器PB0至PBM中选中的页缓冲器电耦接到驱动器330的输出端子DRV_OUT。
将参考图3来描述存储器。
数据传送单元TRAN包括多个本地数据线L0/L0B至LN/LNB、全局数据输入线IN/INB、全局数据输出线OUT/OUTB、多个驱动单元310_0至310_N以及多个连接单元320_0至320_N。
在读取操作和写入操作中，由于存储器如图3所述那样操作，将省略关于存储器的操作的描述。根据本发明实施例的存储器将读取操作和写入操作中的全局数据线彼此分开，并使用不同方法来传送数据。具体来说，在读取操作中，使用附加的驱动单元传送数据，使得存储在页缓冲器的锁存器LAT中的数据可以被迅速地传送给感测放大器340的输入端子AMP_IN，由此在读取操作中可以实现高速操作。
图4是示出图3所示的驱动器330的详细示图。
如图4所示，驱动器330包括用于驱动正全局数据输入线IN的第一驱动单元410、用于驱动负全局数据输入线INB的第二驱动单元420、以及用于在预充电操作中利用预充电电压VPRE来预充电全局数据输入线IN/INB的预充电驱动单元430。
将参考图4来描述驱动器330。
第一驱动单元410基于输入数据IN_DATA来驱动正全局数据输入线IN。当输入数据IN_DATA处于逻辑高电平，第一驱动单元410利用电源电压VDD来上拉驱动正全局数据输入线IN，且当输入数据IN_DATA处于逻辑低电平时，第一驱动单元410利用接地电压VSS下拉驱动正全局数据输入线IN。对于这种操作，第一驱动单元410可以包括第一PMOS晶体管P1和第一NMOS晶体管N1。第一PMOS晶体管P1具有施加电源电压VDD的一个端部以及电耦接到正全局数据输入线IN的另一个端部，且响应于第一上拉信号PU1而接通/关断。第一NMOS晶体管N1具有施加接地电压VSS的一个端部以及电耦接到正全局数据输入线IN的另一个端部，且响应于第一下拉信号PD1而接通/关断。当输入数据IN_DATA处于逻辑高电平时，第一上拉信号PU1被激活至逻辑低电平而第一下拉信号PD1被去激活至逻辑低电平。当输入数据IN_DATA处于逻辑低电平时，第一上拉信号PU1被去激活至逻辑高电平而第一下拉信号PD1被激活至逻辑高电平。
第二驱动单元420响应于输入数据IN_DATA来驱动负全局数据输入线INB。当输入数据IN_DATA处于逻辑低电平时，第二驱动单元420利用电源电压VDD来上拉驱动负全局数据输入线INB，当输入数据IN_DATA处于逻辑高电平时，第二驱动单元420利用接地电压VSS来下拉驱动负全局数据输入线INB。对于这种操作，第二驱动单元420可以包括第二PMOS晶体管P2和第二NMOS晶体管N2。第二PMOS晶体管P2具有施加电源电压VDD的一个端部以及电耦接到负全局数据输入线INB的另一个端部，且响应于第二上拉信号PU2而接通/关断。第二NMOS晶体管N2具有施加接地电压VSS的一个端部以及电耦接到负全局数据输入线INB的另一个端部，且响应于第二下拉信号PD2而接通/关断。当输入数据IN_DATA处于逻辑低电平时，第二上拉信号PU2被激活至逻辑低电平而第二下拉信号PD2被去激活至逻辑低电平。当输入数据IN_DATA处于逻辑高电平时，第二上拉信号PU2被去激活至逻辑高电平而第二下拉信号PD2被激活至逻辑高电平。
预充电驱动单元430在预充电时段中利用预充电电压VPRE来预充电全局数据输入线IN/INB。对于这种操作，预充电单元430包括第三至第五PMOS晶体管P3至P5。第三PMOS晶体管P3具有施加预充电电压VPRE的一个端部以及电耦接到正全局数据输入线IN的另一个端部，且响应于预充电信号PRE而接通/关断。第四PMOS晶体管P4具有施加预充电电压VPRE的一个端部以及电耦接到负全局数据输入线INB的另一个端部，且响应于预充电信号PRE而接通/关断。第五PMOS晶体管P5具有电耦接到正全局数据输入线IN的一个端部以及电耦接到负全局数据输入线INB的另一个端部，且响应于预充电信号PRE而接通/关断。当预充电信号PRE激活时，预充电电压VPRE被第三PMOS晶体管P3施加给正全局数据输入线IN，预充电电压VPRE被第四PMOS晶体管P4施加给负全局数据输入线INB，且正全局数据输入线IN和负全局数据输入线INB通过第五PMOS晶体管P5彼此电耦接，使得正全局数据输入线IN和负全局数据输入线INB都利用预充电电压VPRE来被驱动。
图5是示出图3所示的连接单元320_0的详细示图。
如图5所示，连接单元320_0包括第一和第二传输门PA0至PA0B以及控制单元CON_0。
控制单元CON_0响应于预充电信号PRE、组选择信号GS<0>和写入使能信号WTEN来产生控制信号C0/C0B。更具体而言，当预充电信号PRE激活时，控制单元CON_0激活控制信号C0/C0B。在写入信号WTEN激活的情况下，当组选择信号GS<0>被激活时，控制单元CON_0激活控制信号C0/C0B；而当组选择信号GS<0>被去激活时，控制单元CON_0去激活控制信号C0/C0B。写入使能信号WTEN在存储器执行写入操作的时段中被激活。
第一传输门PA0电耦接在正全局数据输入线IN和正本地数据线L0之间，在控制信号C0/C0B激活时被接通而在控制信号C0/C0B去激活时被关断。第二传输门PA0B电耦接在负全局数据输入线INB和负本地数据线L0B之间，在控制信号C0/C0B激活时被关断而在控制信号C0/C0B去激活时被接通。其他连接单元320_1至320_N的配置和操作基本与上述内容一致。此外，图2的连接单元220_0至220_N的配置和操作基本与上述内容一致。
尽管结合特定实施方式描述了本发明，但是本领域技术人员显然可以认识到，在不脱离所附权利要求限定的本发明的范围和精神的情况下可以进行各种变化和改型。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种数据传送电路，包括：
多个第一线；
第二线，适用于从所述第一线之中选中的第一线接收数据；
第三线，适用于将数据传送至所述第一线之中所述选中的第一线；
多个驱动单元，每个驱动单元适用于在第一操作中基于来自对应的第一线的数据来驱动所述第二线；以及
多个连接单元，每个连接单元适用于在第二操作中在所述对应的第一线被选中时将所述第三线耦接到所述对应的第一线。
技术方案2.如技术方案1所述的数据传送电路，还包括：
驱动器，适用于在第二操作中基于输入数据来驱动所述第三线；以及
感测放大器，适用于在第一操作中感测、放大和输出所述第二线的数据。
技术方案3.如技术方案2所述的数据传送电路，其中所述连接单元中的每个在第一操作中的预充电时段期间将所述对应的第一线耦接到所述第三线；以及
所述驱动器在第一操作中的预充电时段期间通过所述第三线利用预充电电压来对所述第一线进行预充电。
技术方案4.如技术方案1所述的数据传送电路，其中所述驱动单元中的每个包括：
晶体管，具有被施加驱动电压的一个端部和耦接到所述第二线的另一个端部，且适用于基于所述对应的第一线的电压将所述驱动电压施加到所述第二线。
技术方案5.如技术方案2所述的数据传送电路，其中所述连接单元中的每个在第二操作中在所述对应的第一线被选中时将所述对应的第一线耦接到所述第三线；以及
所述驱动器在第二操作中基于所述输入数据来驱动耦接到所述第三线的选中的第一线。
技术方案6.如技术方案2所述的数据传送电路，其中所述感测放大器在所述第二操作中被去激活。
技术方案7.一种存储器，包括：
多个页缓冲器组，每个页缓冲器组包括至少一个页缓冲器；
多个本地数据线，对应于各个页缓冲器组，且适用于耦接到对应的页缓冲器组中选中的页缓冲器；
全局数据输出线，适用于在读取操作中从选中的本地数据线接收数据；
全局数据输入线，适用于在写入操作中将数据传送到选中的本地数据线；
驱动单元，每个驱动单元适用于在读取操作中基于来自对应的本地数据线的数据来驱动所述全局数据输出线；以及
多个连接单元，每个连接单元适用于在写入操作中当对应的本地数据线被选中时将全局数据输入线耦接到所述对应的本地数据线。
技术方案8.如技术方案7所述的存储器，还包括：
驱动器，适用于在写入操作中基于输入数据来驱动全局数据输入线；以及
感测放大器，适用于在读取操作中感测、放大和输出所述全局数据输出线的数据。
技术方案9.如技术方案8所述的存储器，其中，所述连接单元每个在读取操作中的预充电时段期间将所述对应的本地数据线耦接到全局数据输入线；以及
所述驱动器在读取操作中的预充电时段期间通过所述全局数据输入线利用预充电电压来对所述本地数据线进行预充电。
技术方案10.如技术方案7所述的存储器，其中所述驱动单元中的每个包括：
晶体管，具有被施加驱动电压的一个端部和耦接到所述全局数据输出线的另一个端部，且适用于基于所述对应的本地数据线的电压将所述驱动电压施加到所述全局数据输出线。
技术方案11.如技术方案8所述的存储器，其中所述连接单元中的每个在写入操作中在所述对应的本地数据线被选中时将所述对应的本地数据线耦接到所述全局数据输入线；以及
所述驱动器在写入操作中基于所述输入数据来驱动耦接到所述全局数据输入线的选中的本地数据线。
技术方案12.如技术方案8所述的存储器，其中所述感测放大器在所述写入操作中被去激活。
技术方案13.如技术方案7所述的存储器，其中所述连接单元中的每个包括：
传输门，耦接在所述对应的本地数据线与所述全局数据输入线之间；以及
门控制单元，适用于：在读取操作的预充电时段期间接通所述传输门，并在写入操作中在对应的本地数据线被选中时接通所述传输门。
技术方案14.一种存储器，包括：
多个页缓冲器组，每个页缓冲器组包括至少一个页缓冲器；
感测放大器，适用于感测、放大和输出输入端子的数据；
驱动器，适用于基于输入数据来驱动输出端子；以及
数据传送单元，适用于在读取操作中基于选中的页缓冲器的数据来驱动感测放大器的输入端子，以及适用于在写入操作中将驱动器的输出端子耦接到选中的页缓冲器。
技术方案15.如技术方案14所述的存储器，其中，所述数据传送单元在读取操作的预充电时段期间将页缓冲器组的输出节点耦接到驱动器的输出端子；以及
所述驱动器在读取操作的预充电时段期间利用预充电电压来预充电所述页缓冲器组的输出节点。
技术方案16.如技术方案14所述的存储器，其中所述数据传送单元包括：
多个晶体管，每个晶体管具有被施加驱动电压的一个端部以及耦接到感测放大器的输入端子的另一个端部，且适用于基于对应的页缓冲器组的输出节点来将所述驱动电压施加至感测放大器的输入端子。

Claims (10)

1.一种数据传送电路，包括：
多个第一线；
第二线，适用于从所述第一线之中选中的第一线接收数据；
第三线，适用于将数据传送至所述第一线之中所述选中的第一线；
多个驱动单元，每个驱动单元适用于在第一操作中基于来自对应的第一线的数据来驱动所述第二线；以及
多个连接单元，每个连接单元适用于在第二操作中在所述对应的第一线被选中时将所述第三线耦接到所述对应的第一线。
2.如权利要求1所述的数据传送电路，还包括：
驱动器，适用于在第二操作中基于输入数据来驱动所述第三线；以及
感测放大器，适用于在第一操作中感测、放大和输出所述第二线的数据。
3.如权利要求2所述的数据传送电路，其中所述连接单元中的每个在第一操作中的预充电时段期间将所述对应的第一线耦接到所述第三线；以及
所述驱动器在第一操作中的预充电时段期间通过所述第三线利用预充电电压来对所述第一线进行预充电。
4.如权利要求1所述的数据传送电路，其中所述驱动单元中的每个包括：
晶体管，具有被施加驱动电压的一个端部和耦接到所述第二线的另一个端部，且适用于基于所述对应的第一线的电压将所述驱动电压施加到所述第二线。
5.如权利要求2所述的数据传送电路，其中所述连接单元中的每个在第二操作中在所述对应的第一线被选中时将所述对应的第一线耦接到所述第三线；以及
所述驱动器在第二操作中基于所述输入数据来驱动耦接到所述第三线的选中的第一线。
6.如权利要求2所述的数据传送电路，其中所述感测放大器在所述第二操作中被去激活。
7.一种存储器，包括：
多个页缓冲器组，每个页缓冲器组包括至少一个页缓冲器；
多个本地数据线，对应于各个页缓冲器组，且适用于耦接到对应的页缓冲器组中选中的页缓冲器；
全局数据输出线，适用于在读取操作中从选中的本地数据线接收数据；
全局数据输入线，适用于在写入操作中将数据传送到选中的本地数据线；
驱动单元，每个驱动单元适用于在读取操作中基于来自对应的本地数据线的数据来驱动所述全局数据输出线；以及
多个连接单元，每个连接单元适用于在写入操作中当对应的本地数据线被选中时将全局数据输入线耦接到所述对应的本地数据线。
8.如权利要求7所述的存储器，还包括：
驱动器，适用于在写入操作中基于输入数据来驱动全局数据输入线；以及
感测放大器，适用于在读取操作中感测、放大和输出所述全局数据输出线的数据。
9.如权利要求8所述的存储器，其中，所述连接单元每个在读取操作中的预充电时段期间将所述对应的本地数据线耦接到全局数据输入线；以及
所述驱动器在读取操作中的预充电时段期间通过所述全局数据输入线利用预充电电压来对所述本地数据线进行预充电。
10.如权利要求7所述的存储器，其中所述驱动单元中的每个包括：
晶体管，具有被施加驱动电压的一个端部和耦接到所述全局数据输出线的另一个端部，且适用于基于所述对应的本地数据线的电压将所述驱动电压施加到所述全局数据输出线。
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