CN104167443B - 半导体器件、集成电路以及制造半导体器件的方法 - Google Patents

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Abstract

本发明涉及半导体器件、集成电路以及制造半导体器件的方法。一种半导体器件包括晶体管。该晶体管包括源极区、漏极区、本体区、漂移区域和邻近本体区的栅极电极。该本体区、漂移区域、源极区和漏极区被设置在具有第一主表面的第一半导体层中。该本体区和漂移区域沿着第一方向被设置在源极区和漏极区之间，该第一方向平行于第一主表面。沟槽被设置在第一半导体层中，该沟槽在第一方向上延伸。该晶体管还包括邻近漂移区域布置的漂移控制区。该漂移控制区和栅极电极被设置在沟槽中。

Description

半导体器件、集成电路以及制造半导体器件的方法
技术领域
本发明涉及一种半导体器件、集成电路以及制造半导体器件的方法。
背景技术
通常在汽车和工业电子设备中采用的功率晶体管在确保高电压阻断能力的同时需要低接通状态电阻（Ron）。例如，MOS（“金属氧化物半导体”）功率晶体管应该是能够根据应用需要阻断数十到数百或数千伏特的伏特的漏极源极电压Vds。MOS功率晶体管通常在典型的大约2到20V栅极-源极电压下传导非常大的电流，其可以高达数百安培。
横向功率器件（在其中主要产生平行于半导体衬底的第一主表面的电流流动）对于在其中集成更多部件（诸如开关、桥接器和控制电路）的集成电路来说是有用的。
所谓的TEDFET（“沟槽延伸漏极场效应晶体管”）已经被开发以便实现在低接通状态电阻和高电压阻断能力之间具有改进权衡的功率器件。TEDFET特别依赖场效应晶体管（FET）的漂移区中的积累效应。
鉴于上述，存在对可以通过简单且廉价的工艺制造的横向MOS功率晶体管的需要。
发明内容
根据实施例，一种半导体器件包括晶体管，该晶体管包括：在具有第一主表面的第一半导体层中的本体区、漂移区域、源极区和漏极区，该本体区和漂移区域沿着第一方向设置在源极区和漏极区之间，该第一方向平行于第一主表面；以及在该第一半导体层中并且在第一方向上延伸的沟槽。该晶体管还包括邻近该本体区的栅极电极和邻近该漂移区域的漂移控制区。该漂移控制区和栅极电极设置在沟槽中。
根据一个实施例，一种制造包括晶体管的半导体器件的方法包括：在具有第一主表面的第一半导体层中形成沟槽，该沟槽在第一方向上延伸，该第一方向平行于第一主表面，以及在第一半导体层中形成本体区、漂移区域、源极区和漏极区以使得该本体区和漂移区域沿着第一方向设置在源极区和漏极区之间并且在邻近的沟槽之间。该方法还包括在沟槽的每一个中形成栅极电极和漂移控制区以使得该栅极电极邻近本体区并且漂移控制区被布置成邻近漂移区域。
根据一个实施例，一种制造包括晶体管的半导体器件的方法包括：在具有第一主表面的第一半导体层中形成沟槽，该沟槽在第一方向上延伸，该第一方向平行于第一主表面；在形成沟槽之后在该第一主表面上形成牺牲层；该牺牲层的材料不同于第一半导体层的材料；在该牺牲层上外延地形成第二半导体层，该第二半导体层的材料不同于牺牲层的材料；去除该牺牲层；在第一和第二半导体层之间形成介电层；以及形成源极区、漏极区和栅极电极。
本领域技术人员在阅读下面的详细描述时并在浏览附图时将会认识到附加特征和优点。
附图说明
附图被包括以便提供对本发明实施例的进一步理解并且附图被并入在该说明书中且构成其一部分。图形图示出本发明的实施例并且连同描述一起用于解释原理。将会容易地认识到本发明的其它实施例以及许多预期的优点，因为通过参考下面的详细描述它们会变得更好理解。图中的元件不一定相对于彼此按比例。相似的参考数字指明对应的类似部分。
图1A到1G图示根据一个实施例的半导体器件的各种视图；
图2A和2B图示根据另一实施例的半导体器件的视图；
图3图示根据另一实施例的半导体器件的视图；
图4A到4F图示制造半导体器件的第一方法；
图5A到5D图示根据另一实施例的制造半导体器件的方法；
图6A和6B图示制造半导体器件的方法的部分；以及
图7图示根据一个实施例的集成电路。
具体实施方式
在下面的详细描述中，参考形成其一部分的附图，并且在附图中通过说明示出可以在其中实施本发明的具体实施例。就这一点而言，参考所描述的图的取向来使用诸如“顶”、“底”、“前”、“后”、“前面的”、“后面的”等等之类的方向性术语。因为可以以多个不同的取向来定位本发明的实施例的部件，所以为了说明的目的使用该方向术语并且决不是限制性的。要理解，可以利用其它实施例并且可以在不偏离由权利要求限定的范围的情况下作出结构或逻辑改变。
实施例的描述不是限制的。特别地，下文中描述的实施例的元件可以与不同实施例的元件组合。
在下面的描述中使用的术语“晶片”、“衬底”或“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。晶片和结构要被理解成包括硅、绝缘体上硅（SOI）、蓝宝石上硅（SOS）、掺杂和未掺杂半导体、由基底半导体基础支撑的硅的外延层以及其它半导体结构。半导体不需要是基于硅的。半导体也可以是硅-锗、锗或砷化镓。根据本应用的实施例，通常碳化硅（SiC）或氮化镓（GaN）是半导体衬底材料的另一示例。
图和描述通过紧挨着掺杂类型“n”或“p”指示“-”或“+”来说明相对掺杂浓度。例如，“n-”意味着低于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区更高的掺杂浓度。相同相对掺杂浓度的掺杂区不一定具有相同绝对掺杂浓度。例如，两个不同“n”掺杂区可以具有相同或不同的绝对掺杂浓度。在图和描述中，为了更好地理解的缘故，掺杂部分经常被指定为“p”或“n”掺杂。如被清楚地理解的，该指定决不意图限制。只要实现所描述的功能，掺杂类型可以是任意的。此外，在所有实施例中，掺杂类型可以被颠倒。
如在该说明书中所采用的，术语“耦合”和/或“电耦合”并不意味着表示元件必须直接地耦合在一起，可以在“耦合”或“电耦合”元件之间提供居间元件（interveningelement）。术语“电连接”意图描述电连接在一起的元件之间的低欧姆电连接。
一般来说，对于图案化材料层，可以使用光刻法，在其中提供合适的光致抗蚀剂材料。该光致抗蚀剂材料是使用合适的光掩模来光刻地图案化的。被图案化的光致抗蚀剂层可以在后续的处理步骤期间被用作掩模。例如，同常见的一样，硬掩模层或由诸如氮化硅、多晶硅或碳之类的合适材料制成的层可以被提供在要被图案化的材料层之上。例如使用蚀刻工艺光刻地图案化硬掩模层。把被图案化的硬掩模层看作蚀刻掩模，材料层被图案化。
如在该说明书中使用的术语“垂直的”意图描述被布置成垂直于半导体衬底或半导体本体的第一表面的取向。
如在该说明书中使用的术语“横向的”和“水平的”意图描述平行于半导体衬底或半导体本体的第一表面的取向。这可以例如是晶片或管芯的表面。
如本文所使用的，术语“具有”、“包含”、“包括”、“含有”等等是开放式的术语，其指示所声称的元件或特征的存在，但不排除附加元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文清楚地另外指示。
图1A到1G图示根据一个实施例的半导体器件的各种视图。
图1A图示半导体器件300的平面图。图1A中示出的该半导体器件300包括晶体管。该晶体管包括源极区310、漏极区320、本体区330和漂移区域340。该晶体管还包括邻近本体区330的栅极电极350。本体区330、漂移区域340、源极区310和漏极区320被设置在具有第一主表面110的第一半导体层105中。本体区330和漂移区域340沿着第一方向（图1A中图示的x方向）设置在源极区310和漏极区320之间。该第一方向平行于第一主表面110。
此外，沟槽150被设置在第一半导体层105中并且在第一方向上延伸。该晶体管还包括邻近漂移区域340布置的漂移控制区360。该漂移控制区360和栅极电极350被设置在沟槽150中。栅极电极350利用栅极电介质390a与本体区330绝缘，该栅极电介质390a可以例如同常规一样包括氧化硅。漂移控制区360利用介电层390b与漂移区340绝缘。例如，在漂移控制区360和漂移区340之间的介电层390b和栅极电介质390a可以具有相同的厚度和组分。图1A的半导体器件还可以包括与本体区330接触的本体接触370。例如，该本体接触370可以通过邻近第一主表面110设置的第二导电类型的掺杂部分来实施。根据另一实施方式，该本体接触370可以被设置在第一主表面110下面。
源极和漏极区310，320可以是第一导电类型（例如n+掺杂的）并且本体区330可以是第二导电类型（例如p掺杂的）。此外，漂移区340可以是用第一导电类型的掺杂剂（例如以比源极和漏极区310，320更低的杂质浓度）掺杂的。此外，金属化层315、325或具有高导电率材料的另一层可以被分别设置成与源极区310和漏极区320接触。例如，与源极区310接触的金属化层315可以形成源极电极，并且与漏极区320接触的金属化层325可以形成漏极电极。
在图1A的实施例中，漂移控制区360可以是用第一导电类型以比漏极区320的掺杂浓度更低的掺杂浓度掺杂的。漂移控制区360的掺杂浓度可以等于、低于或高于漂移区340的杂质浓度。
此外，栅极电极350可以是用第一导电类型的掺杂剂掺杂的。根据图1A中示出的实施例，由绝缘材料制成的分离层355被设置在栅极电极350和漂移控制区360之间。根据该实施例，漂移控制区360包括用第二导电类型掺杂的接触掺杂部分365，以便实现与适当外部电势的接触。pn结被形成在接触掺杂部分365和漂移控制区360之间。
漂移控制区360可以具有与漂移区340相同的掺杂浓度或比其更低的掺杂浓度。根据又一实施例，漂移控制区360可以是未掺杂的。漂移控制区360的邻近漏极区320的部分是重掺杂的以便形成漏极接触掺杂部分324。漏极接触掺杂部分324利用反向偏置二极管395与漏极区320连接。例如，可以通过与漏极接触掺杂部分324接触的第二导电类型的掺杂部分（图1A中未示出）来实现二极管395。漏极区320可以利用欧姆接触与二极管395的第二导电类型的掺杂部分连接。因为具有从栅极电极350到漂移控制区360的正向方向的pn结被形成在栅极电极350和漂移控制区360之间，所以将漂移控制区360保持在比栅极电极350更高的电压下是可能的。通常漂移控制区360的电势在漂移控制区360之内变化。
当接通电压被施加到栅极电极350时，反型层以及由此的导电沟道被形成在本体区330和栅极介电层390a之间的边界处。因为漂移控制区360与栅极电极350和漏极区320连接，所以漂移控制区360被保持在比栅极电极350更高的电势或者处在与栅极电极350相等的电势。在该情况下，积累层被形成在漂移区340中与介电层390b的边界处。由于与本体区330相比漂移区340的互补掺杂类型，积累层被形成在与介电层390b的边界处。因此，晶体管处于从源极区310经由形成在本体区330中的导电沟道和形成在漂移区340中的积累区到漏极区320的导电状态。在积累区中，与其中没有展现场效应的情况相比，载流子的数目增加。因此，漂移区340的导电率增加。由于增加的导电率，漂移区340的掺杂浓度可以被减小，从而改进击穿电压。
在断开状态中，没有导电沟道被形成在本体区330中与栅极介电层390a的边界处。此外，耗尽区域被形成在漂移区340和介电层390b之间的边界处。因此，从漂移区340去除电荷载流子，导致电流流动在高击穿电压下的阻断。此外，漂移控制区360被耗尽以使得该漂移控制区360不再充当可以影响邻近漂移区340的导电率的电极。
如已经在上文解释的，漂移控制区的概念不同于场板的概念。因为在断开状态中，漂移控制区360是耗尽的，并且因此不会充当电极，漂移区340和漂移控制区360之间的介电层390b的厚度可以小于常规采用的场板和漂移区之间的介电层的厚度。例如，漂移区340和漂移控制区360之间的介电层390b的厚度可以近似等于栅极介电层390a的厚度。根据一个实施例，形成栅极电极350和漂移控制区360的半导体材料包括单晶半导体材料。特别地，漂移控制区360可以包括单晶半导体材料。因此，漂移控制区360的材料不具有晶粒边界。由于缺少晶粒边界，所以在将对应电压施加给漂移控制区360的情况下实现对有效地形成积累和耗尽区域来说所必需的特定导电机制。因此，获得良好击穿电压特性并且抑制栅极电极350和漂移控制区360之间的泄漏电流。此外，可以通过在栅极电极350和漏极区320之间施加截止电压来有效地耗尽漂移控制区360。
图1B示出图1A中图示的半导体器件在I和I'之间的截面视图。沿着第一方向跨越本体区330和漂移区340来得到图1B的截面视图。如所示出的，本体区330和漂移区340沿着第一方向被布置在源极区310和漏极区320之间。源极电极315被设置成邻近源极区310，并且漏极电极325被设置成邻近漏极区320。根据一个实施例，图1B中示出的晶体管的部件被形成在半导体衬底100中。介电层390被设置在源极区310的一部分、本体区330、漂移区340以及漏极区320的一小部分之上。晶体管的这些部件被形成在半导体衬底100的第一半导体层105中。
图1C示出如可以从图1A得到的II和II'之间的截面视图。跨越沟槽150来得到图1C的截面视图。栅极电极350和漂移控制区360被设置在沟槽150中。根据图1C的实施例，栅极电极350用第一导电类型来掺杂，并且漂移控制区360用第一导电类型以比栅极电极350以及源极和漏极区310，320更低的掺杂浓度来掺杂。漂移控制区360可以包括接触掺杂部分365，如上文已经解释的。晶体管还包括用于将栅极电极350连接到栅极端子的栅极接触351。此外，漂移控制区360包括用于将漂移控制区360连接到适当电势的漂移控制接触361。晶体管还包括用于将漏极接触掺杂部分324与第二导电类型的掺杂部分和漏极区320连接的二极管接触323。
图1D到1F图示在其中设置漂移控制区360的沟槽150的各种实施方式的截面视图。例如，可以如图1A中图示的在III和III'之间得到图1D到1F的截面视图。
根据图1D中图示的实施例，沟槽150具有矩形截面。根据图1E中示出的实施例，沟槽150具有弯曲的截面。此外，根据图1F的实施例，绝缘材料390的部分被设置在沟槽150之内。沟槽150的底面151可以延伸到比漂移区340的厚度更小的深度。因此，漂移区340的部分被设置在漂移控制区360下面。如由这些截面视图变得显而易见的，由于漂移控制区360被设置在沟槽150中的特征，可以增强漂移区340和漂移控制区360之间的有效界面。因此，可以以改进的方式来控制半导体器件的特性。此外，根据图1的实施例，栅极电极350和漂移控制区360可以被形成在单一沟槽中。然而，根据另外的实施例，栅极电极350和漂移控制区360可以彼此分离设置。
图1G图示出同样如图1A中图示的IV和IV'之间的栅极电极350的截面视图。栅极电极350被设置在沟槽150中。因此，可以增强栅极电极350和本体区330之间的有效界面。因此，可以更高效地控制形成在本体区330和栅极电极350之间的界面处的沟道。栅极介电材料390a被设置在本体区330和栅极电极350之间。如所图示的，本体区330的底面可以延伸到栅极电极350的底面下面。根据另一实施例，本体区330可以延伸到更小的深度。栅极电极350可以被设置在与漂移控制区360相同的沟槽150中。因此，栅极电极350的截面形状可以等于或类似于漂移控制区360的截面形状。
图2A图示与图1A到1G中图示的实施例类似的另一实施例。然而，与图1A到1D中示出的实施例不同，栅极电极350与漂移控制区360物理接触并且电耦合到该漂移控制区360。根据该实施例，栅极电极350可以是第二导电类型，并且漂移控制区360可以用第一导电类型的掺杂剂来掺杂。此外，根据图2A的实施例，源极区310没被图案化但是被形成为连续部分。
图2B示出图2A中示出的实施例的截面视图。图2B的截面视图类似于图1B中示出的截面视图。然而，与图1B的实施例不同，本体接触370与本体区330连接并且由被掩埋的掺杂区来实施。
图3图示根据另一实施例的漂移控制区360的截面视图。根据图3的实施例，第二半导体层260被形成在第一半导体层105之上。沟槽150被形成在第一半导体层105中。第二半导体层260的材料被设置在沟槽150中以便形成漂移控制区360。根据图3的实施例，漂移控制区360形成第二半导体层260的一部分并且存在于邻近沟槽150之间。因此，漂移区340可以被更高效地控制。
图4A到4F图示制造根据一个实施例的半导体器件的方法。图4A示出用于制造根据一个实施例的半导体器件的起始点的示例。SOI（绝缘体上硅）衬底100被当作起始材料。衬底100包括形成在第二掺杂部分120之上的第一半导体层105。被掩埋的氧化层130被设置在第一半导体层105和第二掺杂部分120之间。合适的硬掩模层210被形成在半导体衬底100的第一主表面110之上。
图4B示出所得到的结构的示例的截面视图。例如可以以条纹状方式合适地图案化硬掩模层210。其后，执行蚀刻硅的蚀刻步骤。相对于硬掩模材料来选择性地蚀刻硅。例如，可以使用被掩埋的氧化层130作为蚀刻停止来执行蚀刻。因此，沟槽150被形成在第一半导体层105中。
图4C示出所得到的结构的示例。沟槽150的底面151被设置在与被掩埋的氧化层130的表面相同的高度处。例如，沟槽150可以具有50到2000nm的宽度和50到5000nm的深度。
此后，去除硬掩模材料的残余物并且将牺牲层220形成在第一半导体层105的剩余部分之上。牺牲层220可以是外延生长的。例如，可以选择牺牲层220的材料以使得关于第一半导体层105的晶体结构的信息被转移给牺牲层220。例如，牺牲层220的材料应该具有与第一半导体层105的材料相似的晶格常数。此外，牺牲层220应该被配置成相对于第一半导体层105的材料被选择性地蚀刻。例如，SiGe可以被选为牺牲层220的材料。SiGe层的厚度与完成的半导体器件的栅极氧化层的厚度近似对应。例如，该厚度可以近似为10nm到100nm。根据实施例，可以使用任何这样的材料，其可以被外延地生长在第一半导体层105上，并且可以在该材料上外延地形成另一单晶层，并且可以相对于第一半导体层105和另一单晶半导体层来选择性地去除该材料。
此后，执行另一外延方法以便使第二半导体层230生长。生长第二半导体层230被实现为使得牺牲层220的晶体结构以及根据一个实施例的第一半导体层105的晶体结构被转移给第二半导体230。根据另一实施例，第二半导体层230可以生长为单晶层，以使得在第二半导体层230中获得理想晶体结构，其中第二半导体层230的晶体结构与第一半导体层105的晶体结构不同。例如，第二半导体层230可以用第一导电类型的掺杂剂原位掺杂。根据另一实施例，可以通过注入来掺杂第二半导体层230。第二半导体层230的掺杂浓度可以等于、低于或高于第一半导体层105的掺杂浓度。
图4D示出所得到的结构的示例。然后，可以使用另一硬掩模层215来使第二半导体层230图案化。例如，可以以条纹状方式来蚀刻硬掩模层215，以便暴露邻近沟槽150之间的部分。然后，执行另一蚀刻部骤以便蚀刻硅材料以去除邻近沟槽之间的第二半导体层230的部分。因此，第二半导体层230的部分可以从沟槽突出。根据另一实施例，可以在不使硬掩模层图案化的情况下通过相对于牺牲层220选择性地蚀刻第二半导体层230来蚀刻第二半导体层230。根据该实施例，第一半导体层105的部分从第二半导体层230的部分突出。可选地，可以形成氧化硅或另一合适的材料的间隔物（spacer）以便使该结构稳定。例如，间隔物可以被形成为使得邻近第二半导体层230的突出部分。此外，可以去除间隔物的部分以便在邻近的间隔物部分之间形成间隙。因此，间隔物被沿着侧壁分段。
此后，执行湿法蚀刻步骤以便去除牺牲层220。例如，HF:HNO3:CH3COOH的混合物可以被用于蚀刻SiGe。由于间隔物的分段，液体蚀刻剂可以到达SiGe层的所有部分。
图4E示出所得到结构的示例。如所示的那样，间隔物240被设置在第一半导体层105的部分和第二半导体层230的部分之间。此后，执行氧化步骤以便形成介电层390。例如，这可以在馈送氧气的同时通过热氧化来完成。介电层390内的空隙的存在不一定使器件的电气特征退化。
图4F示出所得到的结构的示例。然后，可以执行另一处理步骤以便形成对应的掺杂部分、互连、金属化层以及其它。将在描述图5A到5D中图示的另一实施例之后在下面解释工艺中的一些。
图5A到5D图示当执行根据另一实施例的方法时衬底的截面视图。根据该实施例，在不存在被掩埋的氧化层的情况下，用于执行该方法的起始点是包括被设置在第二掺杂部分120之上的第一半导体层105的半导体衬底。从与图4A和4B中图示的半导体衬底相似的半导体衬底开始，在不存在被掩埋氧化层130的情况下，使用被图案化的硬掩模层210作为蚀刻掩模来将沟槽150形成在第一半导体层105中。根据该实施例，沟槽150的底面151被设置在第一半导体层105内。因此，在完成的半导体器件中，将存在漂移区340的设置在漂移控制区360下面的部分。
图5A示出所得到的结构的示例。此后，形成牺牲层220，之后是外延地生长第二半导体层230。可以以如先前参考图4A到4F的实施例解释的方式来选择牺牲层220和第二半导体层230的材料。
图5B示出所得到的结构的示例。在下一步骤中，例如使用硬掩模层来使第二半导体层230图案化。因此，去除第二半导体层230的在邻近沟槽之间的部分。此外，第二半导体层230的剩余部分从沟槽150突出。然后，在半导体器件的特别的（distinctive）位置处形成间隔物235。例如，间隔物235可以由诸如氧化硅或氮化硅之类的绝缘材料来形成，其可以相对于第一和第二半导体层105、120以及进一步地牺牲层220的材料来被选择性地蚀刻。邻近第二半导体层230的剩余部分的突出部分来设置间隔物235。该间隔物235可以被分段以便在邻近间隔物之间存在间隙。由于间隔物235的存在，在去除牺牲层220之后第二半导体层230的突出部分将更加稳定。然后，执行蚀刻步骤以选择性地去除第一半导体层105和第二半导体层230之间的牺牲层220。由于间隔物235的邻近段之间的间隙，蚀刻剂可以到达牺牲层220的所有部分。
图5C示出在选择性地从器件去除牺牲材料以在第二半导体层230和第一半导体层105之间形成间隙之后的截面视图的示例。如所示的那样，间隔物235使该结构稳定。此后，以与上文参考图4F已经描述的相似方式来执行热氧化步骤。图5D示出所得到的结构的示例。
此后，执行注入步骤以便形成半导体器件的对应掺杂的部分。例如，可以诸如通过注入将第二导电类型的本体区330形成在第一半导体层105的一部分中。此外，第二半导体层230可以被进一步图案化以便在栅极电极350和漂移控制区360之间提供介电层355。然后，可以执行另外的注入步骤。例如，可以形成重掺杂的接触注入物，之后是扩散步骤。此外，可以通过注入来形成源极和漏极区310，320。
将参考图6A进一步解释该方法的具体工艺。根据实施例，制造包括晶体管的半导体器件的方法包括：在具有第一主表面的第一半导体层中形成沟槽（S10），该沟槽在第一方向上延伸，该第一方向平行于第一主表面；在第一半导体层中形成源极区；在第一半导体层中形成漏极区；在第一半导体层中形成本体区；以及在第一半导体层中形成漂移区域，其中形成本体区和漂移区域被实现成使得该本体区和漂移区域沿着第一方向被设置在源极区和漏极区之间并且在邻近的沟槽之间。该方法还包括在沟槽的每一个中形成栅极电极（S30）和漂移控制区（S40）以使得该栅极电极邻近本体区并且漂移控制区被布置成邻近漂移区域。根据实施例，该方法还可以包括在第一主表面之上外延地形成牺牲层（S15），牺牲层的材料不同于第一半导体层的材料，以及在牺牲层之上外延地形成第二半导体层（S20），第二半导体层的材料不同于牺牲层的材料。根据实施例，栅极电极和漂移控制区被形成在第二半导体层的部分中。
图6B图示根据另一实施例的方法。如所示出的那样，制造包括晶体管的半导体器件的方法包括：在具有第一主表面的第一半导体层中形成沟槽（S100），该沟槽在第一方向上延伸，该第一方向平行于第一主表面；在形成沟槽之后在第一主表面之上形成牺牲层（S110），牺牲层的材料不同于第一半导体层的材料；在牺牲层之上外延地形成第二半导体层（S120），第二半导体层的材料不同于牺牲层的材料，去除牺牲层（S130）；在第一和第二半导体层之间形成介电层（S140）；以及形成源极区、漏极区和栅极电极（S150）。该方法还可以包括在第二半导体层中形成漂移控制区。例如，漂移控制区可以被形成在沟槽中。根据实施例，栅极电极被形成在设置于沟槽中的第二半导体层中。根据另一实施例，栅极电极被形成在不同层中。根据另一示例，栅极电极可以被形成在沟槽之外（例如在本体区之上的平面层中）或者在不同于其中形成漂移控制区的沟槽的其它沟槽之中。
如上文已经解释的那样，可以通过在第一半导体层中形成沟槽并且在第一半导体层之上形成牺牲层来制造横向功率器件。牺牲层的材料被特别选择以使得它可以在第一半导体层之上外延生长并且第二半导体层可以在牺牲层之上外延生长。在牺牲层之上外延生长第二半导体层以便填充沟槽并且可选地使第二半导体层图案化之后，可以相对于第一和第二半导体层选择性地去除牺牲层。此后，执行氧化工艺以在第一和第二半导体层105、230之间形成绝缘层。由于这些处理方法，可能提供一种半导体器件，在其中第二单晶半导体层被设置在沟槽中，第二单晶半导体层通过诸如氧化硅之类的绝缘材料与邻近的第一单晶半导体层绝缘。
图7示出包括根据本文描述的实施例中的一个或多个制造的半导体器件510以及另外的集成部件520的集成电路500的实施例。另外的集成部件520的示例可以包括开关、桥接器和驱动电路。
尽管上文已经描述了本发明的实施例，但是显而易见的是可以实施另外的实施例。例如，另外的实施例可以包括权利要求中所记载的特征的任何子组合或者上文给出的示例中描述的元件的任何子组合。因此，所附权利要求的该精神和范围应该不限于本文所包含的实施例的描述。

Claims (24)

1.一种半导体器件，包括：
晶体管，该晶体管包括在具有第一主表面的第一半导体层中的本体区、漂移区域、源极区和漏极区，所述本体区和漂移区域被设置在所述源极区和漏极区之间，所述源极区、所述本体区、所述漂移区域和所述漏极区被沿着第一方向设置，所述第一方向平行于第一主表面；
在所述第一半导体层中并且在所述第一方向上延伸的沟槽，
该晶体管还包括介电层、邻近所述本体区的栅极电极和邻近所述漂移区域的漂移控制区，所述漂移控制区和栅极电极被设置在所述沟槽中，所述介电层被设置在漂移区和漂移控制区之间，
其中所述漂移控制区包括单晶半导体材料。
2.根据权利要求1所述的半导体器件，其中所述漂移控制区和栅极电极包括单晶半导体材料。
3.根据权利要求1所述的半导体器件，其中邻近所述沟槽中每一个的底面设置所述漂移区的一部分。
4.根据权利要求1所述的半导体器件，其中所述漂移控制区的部分从第一主表面突出。
5.根据权利要求4所述的半导体器件，还包括邻近所述漂移控制区的从第一主表面突出的部分设置的绝缘间隔物。
6.根据权利要求1所述的半导体器件，其中所述漂移控制区形成设置在所述第一半导体层之上的第二半导体层的一部分。
7.根据权利要求1所述的半导体器件，其中所述栅极电极与所述漂移控制区接触并且电耦合。
8.根据权利要求1所述的半导体器件，其中用第一导电类型的掺杂剂掺杂所述漂移控制区，并且用第二导电类型的掺杂剂掺杂所述栅极电极。
9.根据权利要求1所述的半导体器件，还包括使所述栅极电极与所述漂移控制区绝缘的绝缘材料。
10.根据权利要求9所述的半导体器件，其中用第一导电类型的掺杂剂掺杂所述栅极电极，并且所述漂移控制区包括用第二导电类型的掺杂剂掺杂的第一部分和用第一导电类型的掺杂剂掺杂的第二部分，所述漂移控制区的第一部分邻近所述栅极电极。
11.根据权利要求3所述的半导体器件，还包括设置在所述栅极电极和本体区之间的栅极介电层，所述栅极介电层的厚度近似等于设置在所述漂移区和漂移控制区之间的介电层的厚度。
12.一种制造包括晶体管的半导体器件的方法，该方法包括：
在具有第一主表面的第一半导体层中形成沟槽，所述沟槽在第一方向上延伸，所述第一方向平行于第一主表面；
在第一半导体层中形成本体区、漂移区域、源极区和漏极区，以使得所述本体区和漂移区域被设置在所述源极区和漏极区之间且在邻近沟槽之间，其中所述源极区、所述本体区、所述漂移区域和所述漏极区被沿着第一方向设置；以及
在沟槽中的每一个中形成栅极电极和漂移控制区，以使得所述栅极电极邻近所述本体区并且所述漂移控制区被布置成邻近所述漂移区域。
13.根据权利要求12所述的方法，还包括：
在形成所述沟槽之后在第一主表面之上外延地形成牺牲层，所述牺牲层的材料不同于所述第一半导体层的材料；以及
在所述牺牲层之上外延地形成第二半导体层，所述第二半导体层的材料不同于所述牺牲层的材料，其中所述栅极电极和漂移控制区形成在所述第二半导体层的部分中。
14.根据权利要求13所述的方法，还包括：
去除所述牺牲层；以及
在所述第一和第二半导体层之间形成介电层。
15.根据权利要求13所述的方法，其中所述第一和第二半导体层由硅制成并且所述牺牲层由硅锗（SiGe）制成。
16.根据权利要求13所述的方法，还包括使所述第二半导体层图案化以便从邻近沟槽之间的空间中去除所述第二半导体层的部分。
17.根据权利要求12所述的方法，其中在第二半导体层中形成所述栅极电极和漂移控制区，所述第二半导体层被设置在所述第一半导体层之上。
18.一种制造包括晶体管的半导体器件的方法，该方法包括：
在具有第一主表面的第一半导体层中形成沟槽，所述沟槽在第一方向上延伸，所述第一方向平行于第一主表面；
在形成所述沟槽之后在第一主表面之上形成牺牲层，所述牺牲层的材料不同于所述第一半导体层的材料；
在所述牺牲层之上外延地形成第二半导体层，所述第二半导体层的材料不同于所述牺牲层的材料；
去除所述牺牲层；
在所述第一和第二半导体层之间形成介电层；以及
形成源极区、漏极区和栅极电极。
19.根据权利要求18所述的方法，其中所述源极区和漏极区被形成在所述第一半导体层中。
20.根据权利要求18所述的方法，还包括在所述第二半导体层中形成漂移控制区。
21.根据权利要求18所述的方法，还包括使所述第二半导体层图案化以便在去除所述牺牲层之前从邻近沟槽之间的空间中去除所述第二半导体层的部分。
22.根据权利要求21所述的方法，还包括在使所述第二半导体层图案化之后形成邻近所述第二半导体层的侧壁的间隔物。
23.根据权利要求22所述的方法，还包括使所述间隔物图案化以便沿着侧壁对所述间隔物进行分段。
24.一种半导体器件，包括：
晶体管，该晶体管包括在具有第一主表面的第一半导体层中的本体区、漂移区域、源极区和漏极区，所述本体区和漂移区域被设置在所述源极区和漏极区之间，所述源极区、所述本体区、所述漂移区域和所述漏极区被沿着第一方向设置，所述第一方向平行于第一主表面；
在所述第一半导体层中并且在所述第一方向上延伸的沟槽，
该晶体管还包括邻近所述本体区的栅极电极，所述栅极电极被设置在所述沟槽中。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016104317A1 (de) * 2015-04-14 2016-10-20 Infineon Technologies Ag Halbleitervorrichtung mit transistor einschliesslich eines bodykontaktteiles und herstellungsverfahren für die halbleitervorrichtung
DE102016107714B4 (de) 2015-08-14 2019-07-18 Infineon Technologies Dresden Gmbh Halbleitervorrichtung mit einer Transistorzelle, die einen Sourcekontakt in einem Graben umfasst, Verfahren zum Herstellen der Halbleitervorrichtung und integrierte Schaltung
DE102016110645A1 (de) * 2016-06-09 2017-12-14 Infineon Technologies Ag Halbleitervorrichtung mit einem eine erste feldplatte und eine zweite feldplatte aufweisenden transistor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7221011B2 (en) * 2001-09-07 2007-05-22 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
US8110868B2 (en) * 2005-07-27 2012-02-07 Infineon Technologies Austria Ag Power semiconductor component with a low on-state resistance
CN102543870A (zh) * 2010-12-10 2012-07-04 英飞凌科技股份有限公司 用于制造具有绝缘半导体台面的半导体组件的方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006009942B4 (de) 2006-03-03 2012-02-09 Infineon Technologies Austria Ag Laterales Halbleiterbauelement mit niedrigem Einschaltwiderstand
EP2261992A3 (de) 2005-07-27 2011-02-23 Infineon Technologies Austria AG Halbleiterbauelement mit einer Driftzone und einer Driftsteuerzone
DE102005046711B4 (de) * 2005-09-29 2007-12-27 Infineon Technologies Austria Ag Verfahren zur Herstellung eines vertikalen MOS-Halbleiterbauelementes mit dünner Dielektrikumsschicht und tiefreichenden vertikalen Abschnitten
DE102006037510B3 (de) * 2006-08-10 2008-04-10 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Grabenstruktur, die Verwendung dieses Verfahrens zur Herstellung einer Halbleiteranordnung und Halbleiteranordnung mit einer Grabenstruktur
US7888732B2 (en) * 2008-04-11 2011-02-15 Texas Instruments Incorporated Lateral drain-extended MOSFET having channel along sidewall of drain extension dielectric

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7221011B2 (en) * 2001-09-07 2007-05-22 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
US8110868B2 (en) * 2005-07-27 2012-02-07 Infineon Technologies Austria Ag Power semiconductor component with a low on-state resistance
CN102543870A (zh) * 2010-12-10 2012-07-04 英飞凌科技股份有限公司 用于制造具有绝缘半导体台面的半导体组件的方法

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