CN104123249B - 一种串行访问的新型动态存储器sddr架构阵列 - Google Patents
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Abstract
本发明涉及计算机存储介质，具体是一种串行访问的新型动态存储器SDDR架构阵列。本发明解决了现有计算机存储介质难以进一步提速和扩容的问题。一种串行访问的新型动态存储器SDDR架构阵列，包括n路SDDR存储器、SDDR存储阵列控制器、计算机主机接口；其中，每路SDDR存储器均包括1个SDDR控制器、m个SDDR存储器节点、m+1个UNI、1条BoW；每个SDDR存储器节点均包括1个SDDR存储器控制接口、1个DDR控制器、1个DDR存储器。本发明适用于计算机存储。
Description
技术领域
本发明涉及计算机存储介质，具体是一种串行访问的新型动态存储器SDDR架构阵列。
背景技术
在现有技术条件下，计算机存储介质普遍为基于并行总线访问的计算机存储介质。实践表明，此种计算机存储介质随着自身不断升级，其自身引脚越来越多，由此导致其难以进一步提速和扩容，从而导致其无法满足越来越高的计算机存储要求。基于此，有必要发明一种全新的计算机存储介质，以解决现有计算机存储介质难以进一步提速和扩容的问题。
发明内容
本发明为了解决现有计算机存储介质难以进一步提速和扩容的问题，提供了一种串行访问的新型动态存储器SDDR架构阵列。
本发明是采用如下技术方案实现的：一种串行访问的新型动态存储器SDDR架构阵列，包括n路SDDR存储器、SDDR存储阵列控制器、计算机主机接口；其中，每路SDDR存储器均包括1个SDDR控制器、m个SDDR存储器节点、m+1个UNI（Unified Node Interface，统一结点接口）、1条BoW（Bus only Write，只写总线）；每个SDDR存储器节点均包括1个SDDR存储器控制接口、1个DDR控制器、1个DDR存储器；每路SDDR存储器的m个DDR存储器与m个DDR控制器一一对应连接；每路SDDR存储器的m个DDR控制器与m个SDDR存储器控制接口一一对应连接；每路SDDR存储器的m个SDDR存储器控制接口与其中m个UNI一一对应连接；每路SDDR存储器的SDDR控制器与剩余的1个UNI连接；每路SDDR存储器的m+1个UNI均与BoW连接；每路SDDR存储器的SDDR控制器均与SDDR存储阵列控制器连接；SDDR存储阵列控制器与计算机主机接口连接；n、m均为正整数。
具体工作过程如下：
一、对SDDR存储器进行初始化：计算机主机接口通过SDDR存储阵列控制器将初始化命令同时发送至n路SDDR存储器的SDDR控制器。SDDR控制器将初始化命令封装成消息包，并通过BoW将消息包发送至SDDR存储器控制接口。SDDR存储器控制接口对消息包进行解析并提取出初始化命令，然后将初始化命令发送至DDR控制器。DDR控制器根据初始化命令对DDR存储器进行初始化；
二、向SDDR存储器写入数据：计算机主机接口将1个n比特位的并行数据流发送至SDDR存储阵列控制器。SDDR存储阵列控制器将1个n比特位的并行数据流转换成n个1比特位的串行数据流，并将n个1比特位的串行数据流同时分别发送至n路SDDR存储器的SDDR控制器。SDDR控制器将1个1比特位的串行数据流封装成消息包，并通过BoW将消息包发送至被选中的SDDR存储器节点的SDDR存储器控制接口。SDDR存储器控制接口对消息包进行解析并提取出1个1比特位的串行数据流，然后将1个1比特位的串行数据流转换成并行数据流，并将并行数据流发送至DDR控制器。DDR控制器将并行数据流写入DDR存储器；
三、从SDDR存储器读出数据：被选中的SDDR存储器节点的DDR控制器从DDR存储器读出并行数据流，并将并行数据流发送至SDDR存储器控制接口。SDDR存储器控制接口将并行数据流转换成1个1比特位的串行数据流，并将1个1比特位的串行数据流封装成消息包，然后通过BoW将消息包发送至SDDR控制器。n路SDDR存储器的SDDR控制器对消息包进行解析并提取出n个1比特位的串行数据流，然后将n个1比特位的串行数据流同步发送至SDDR存储阵列控制器。SDDR存储阵列控制器将n个1比特位的串行数据流转换成1个n比特位的并行数据流，并将1个n比特位的并行数据流发送至计算机主机接口。
基于上述过程，与现有计算机存储介质相比，本发明所述的一种串行访问的新型动态存储器SDDR架构阵列不再基于并行总线访问，而是基于串行BoW访问，因此即使DDR存储器自身引脚越来越多，SDDR仍然能够进一步提速和扩容，从而完全满足了越来越高的计算机存储要求。
本发明结构合理、设计巧妙，有效解决了现有计算机存储介质难以进一步提速和扩容的问题，适用于计算机存储。
附图说明
图1是本发明的结构示意图。
图2是本发明的SDDR存储器节点的结构示意图。
具体实施方式
一种串行访问的新型动态存储器SDDR架构阵列，包括n路SDDR存储器、SDDR存储阵列控制器、计算机主机接口；
其中，每路SDDR存储器均包括1个SDDR控制器、m个SDDR存储器节点、m+1个UNI、1条BoW；
每个SDDR存储器节点均包括1个SDDR存储器控制接口、1个DDR控制器、1个DDR存储器；
每路SDDR存储器的m个DDR存储器与m个DDR控制器一一对应连接；
每路SDDR存储器的m个DDR控制器与m个SDDR存储器控制接口一一对应连接；
每路SDDR存储器的m个SDDR存储器控制接口与其中m个UNI一一对应连接；
每路SDDR存储器的SDDR控制器与剩余的1个UNI连接；
每路SDDR存储器的m+1个UNI均与BoW连接；
每路SDDR存储器的SDDR控制器均与SDDR存储阵列控制器连接；
SDDR存储阵列控制器与计算机主机接口连接；
n、m均为正整数。
具体实施时，所述DDR存储器为DDR存储器或DDR2存储器或DDR3存储器或DDR4存储器；所述DDR控制器为DDR控制器或DDR2控制器或DDR3控制器或DDR4控制器。
Claims (1)
1.一种串行访问的新型动态存储器SDDR架构阵列，其特征在于：包括n路SDDR存储器、SDDR存储阵列控制器、计算机主机接口；
其中，每路SDDR存储器均包括1个SDDR控制器、m个SDDR存储器节点、m+1个统一结点接口UNI、1条只写总线BoW；
每个SDDR存储器节点均包括1个SDDR存储器控制接口、1个DDR控制器、1个DDR存储器；
每路SDDR存储器的m个DDR存储器与m个DDR控制器一一对应连接；
每路SDDR存储器的m个DDR控制器与m个SDDR存储器控制接口一一对应连接；
每路SDDR存储器的m个SDDR存储器控制接口与其中m个统一结点接口UNI一一对应连接；
每路SDDR存储器的SDDR控制器与剩余的1个统一结点接口UNI连接；
每路SDDR存储器的m+1个统一结点接口UNI均与只写总线BoW连接；
每路SDDR存储器的SDDR控制器均与SDDR存储阵列控制器连接；
SDDR存储阵列控制器与计算机主机接口连接；
n、m均为正整数。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102272745A (zh) * | 2009-01-08 | 2011-12-07 | 美光科技公司 | 存储器***控制器 |
| CN103136162A (zh) * | 2013-03-07 | 2013-06-05 | 太原理工大学 | Asic片内云架构及基于该架构的设计方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7953931B2 (en) * | 1999-08-04 | 2011-05-31 | Super Talent Electronics, Inc. | High endurance non-volatile memory devices |
| US7366864B2 (en) * | 2004-03-08 | 2008-04-29 | Micron Technology, Inc. | Memory hub architecture having programmable lane widths |
| CN102012791B (zh) * | 2010-10-15 | 2013-06-19 | 中国人民解放军国防科学技术大学 | 基于Flash的数据存储PCIE板卡 |
| CN102521200A (zh) * | 2011-12-13 | 2012-06-27 | 四川赛狄信息技术有限公司 | 单Flash嵌入式配置多处理器的*** |
| CN103049397B (zh) * | 2012-12-20 | 2015-09-16 | 中国科学院上海微***与信息技术研究所 | 一种基于相变存储器的固态硬盘内部缓存管理方法及*** |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102272745A (zh) * | 2009-01-08 | 2011-12-07 | 美光科技公司 | 存储器***控制器 |
| CN103136162A (zh) * | 2013-03-07 | 2013-06-05 | 太原理工大学 | Asic片内云架构及基于该架构的设计方法 |
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