CN104101828B - 基于激活概率分析的抗硬件木马电路设计方法 - Google Patents
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- ZXQYGBMAQZUVMI-GCMPRSNUSA-N gamma-cyhalothrin Chemical compound CC1(C)[C@@H](\C=C(/Cl)C(F)(F)F)[C@H]1C(=O)O[C@H](C#N)C1=CC=CC(OC=2C=CC=CC=2)=C1 ZXQYGBMAQZUVMI-GCMPRSNUSA-N 0.000 title claims abstract description 35
- 238000013461 design Methods 0.000 title claims abstract description 31
- 230000004913 activation Effects 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 title claims abstract description 23
- 238000004458 analytical method Methods 0.000 title claims abstract description 14
- 238000012360 testing method Methods 0.000 claims abstract description 16
- 238000003780 insertion Methods 0.000 claims abstract description 13
- 230000037431 insertion Effects 0.000 claims abstract description 13
- 230000002159 abnormal effect Effects 0.000 claims description 3
- 206010016322 Feeling abnormal Diseases 0.000 claims 1
- 238000002513 implantation Methods 0.000 abstract description 8
- 230000009191 jumping Effects 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 230000005284 excitation Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 1
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 1
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 description 1
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007123 defense Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000012916 structural analysis Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
本发明涉及集成电路技术的可测试性设计领域。公开了一种基于激活概率分析的抗硬件木马电路设计方法，主要包括两个部分：第一部分是概率模糊单元的电路设计；第二部分是概率模糊单元的***算法。针对硬件木马隐蔽性强和危害性大的特点，本发明通过对电路节点激活概率的分析，选取合适的节点***概率模糊单元电路，使攻击者不能正确判断电路内部节点的信号跳变概率，而只能基于概率模糊后的电路***硬件木马。相比现有技术，本发明可以增强设计电路对硬件木马的抵抗能力，使植入的硬件木马将不能达到攻击者设计的特定目的，并且很容易在测试阶段被检测出来。
Description
技术领域
本发明涉及集成电路的可测试性设计领域，特别涉及一种基于激活概率分析的抗硬件木马电路设计方法。
背景技术
在信息技术时代，软件安全问题已受到高度重视，然而软件赖以应用的基础——硬件，其存在的安全威胁却往往被低估。2005年，在美国国防科学委员会的一份报告中，首先提出由于集成电路的设计与生产过程分离，导致集成电路供应中会存在可信问题[1]。集成电路的设计与生产过程分离，是指集成电路设计厂商采用代工的方式进行电路生产[2]。随着近年来集成电路行业全球化发展的趋势，一个电路芯片往往需要在几个不同国家之间流转，这样在第三方制造过程中就可能人为植入带有恶意目的的硬件电路，通常称为硬件木马(Hardware Trojan)，也有称为后门电路(backdoor)。
集成电路产品在设计和制造完成后会进行电路测试，以检查可能出现的功能故障以及制造缺陷。但这种常规测试却很难检测出硬件木马，原因在于木马电路的设计具有很强的隐蔽性，下面将通过木马电路的结构分析这一点。
硬件木马由两部分电路组成。判断木马激活条件的部分叫触发电路(Trigger)，对电路产生实际功能影响的部分叫攻击电路(Payload)。触发电路的输入是电路内部的节点，为了避开常规的功能测试，恶意方会对电路内部节点做大规模随机输入下的概率统计，往往只有信号跳变概率很低的节点才会作为触发电路的输入。触发电路的结构可以是组合逻辑，比如多输入的比较器电路，如图5所示。A和B是恶意方选择的为1概率较高的节点，只有当A、B同时为0时，或非门的输出才为1，经过异或门后，节点C的输出将变为相反的值。比较器木马电路的输入节点越多，触发木马的概率就越低；触发电路也可以是时序逻辑，比如计数器电路，如图6所示。木马电路的输入会选择电路内部为0概率较高的节点，这样木马会在电路工作很长时间后才被触发。
传统的基于旁路参数的硬件木马测试方法的思路是：电路在植入硬件木马后，电路结构发生了变化，当潜藏的木马电路被激活时，待测电路的瞬态功耗会大于相同测试激励下的原始电路(Golden Chip)。但由于木马电路的输入节点在电路中激活概率很低，如果木马电路不能在测试阶段被完全激活，对电路功耗的产生的影响会很小。因此文献[3]的作者设计了一种虚拟寄存器(Dummy Flip-flop)电路，***电路中激活概率较低的节点。当电路进行测试时，这些虚拟寄存器(Dummy Flip-flop)电路会平衡电路内部节点的激活概率，缩短木马电路的激活时间。这种方法有两个局限。第一，电路的功耗受工艺波动影响很大，如果硬件木马电路尺寸较小，则此方法效果有限；第二，这个方法中设计的虚拟寄存器(Dummy Flip-flop)电路只能工作在测试阶段，并没有从设计阶段增强对硬件木马的抗攻击能力，恶意方仍然可以在电路制造前通过分析电路网表找到激活概率较低的节点，植入硬件木马。
文献[4]提出了一种抗硬件木马电路设计方法，这种方法采用了模糊化的设计思想，具体思路是：在原始电路中每一个寄存器的输出Q与非Q端***多路选通器MUX，MUX的输入由一个译码器提供。电路开启工作时由用户对译码器输入一组密码KEY，使电路进入正常工作状态，当译码器的输入不正确时，电路会进入模糊化状态(非正常工作状态)。对于没有密码KEY使用授权的恶意方，只能基于模糊化的电路植入硬件木马，使测试阶段成功检测木马的概率大幅增加。这种基于模糊化的设计思路是很好的，但缺点是硬件开销太大。因为每一个寄存器的输出都要***额外的电路，当电路规模较大时，硬件开销会使这种方法的实用性大打折扣。
上面提到的参考文献如下：
[1]http：//www.acq.osd.mil/dsb/reports/2005-020HPMS_Report_Final.pdf
[2]“Global billings report history(3-month moving average)1976-March2009”，Semiconductor Industry Association(SIA)，2008
[3]Salmani Hassan，Tehranipoor Mohammed，PlusquellicJim，“A NovelTechnique for Improving Hardware Trojan Detection and Reducing TrojanActivation Time”，Very Large Scale Integration(VLSI)Systems，IEEE Transactionson Volume：20，Issue：1
[4]Mainak Banga，Michael S.Hsiao，“ODETTE：a non-scan design-for-testmethodology for trojan detection in ICs”IEEE International Symposium onHardware-Oriented Security and Trust，2011.
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：针对木马电路隐蔽性强和危害性大的特点，提供一种能抵抗硬件木马攻击的电路设计方法，增大植入的木马电路在测试阶段被检测出来的概率，并使其不能在电路正常工作时达到特定的恶意目的。
(二)技术方案
为解决上述技术问题，本发明设计了一种基于激活概率分析的抗硬件木马设计方法，包括了概率模糊单元的电路设计和相应的***算法。所述的***算法会对原始电路进行节点激活概率分析，并筛选出合适的节点，***概率模糊单元电路。每个***的概率模糊单元电路都包括一个寄存器，其取值将决定电路是工作在正常状态还是一种“模糊化”的非正常工作状态。所有概率模糊电路中的寄存器将连在一条链上(如图4所示)，电路开启正常工作前通过移位扫描的方式向每一个概率模糊单元的寄存器存入正确的数值，当电路进入正常工作状态后，寄存器的值会得到保持。每一个寄存器的取值都是一个密码，其数值取决于概率模糊单元的选择的电路结构。“异或型”单元电路寄存器的取值为0，“同或型”为1。所有概率模糊单元的不同结构和连接顺序决定了一组唯一的由0和1组成的密码Key，密码的长度与***的概率模糊单元的个数一致。只有授权得到电路使用权的用户才能得到这组Key，使电路能工作在正常的状态下。而企图植入木马的恶意方(比如电路制造方)只能在电路工作在非正常状态(概率模糊化状态)的情况下对电路进行分析，选择“看到”的激活概率最低的节点植入硬件木马。但这些节点只是电路工作在模糊状态下的激活概率很低，而电路正常工作状态下激活概率最低的节点则隐藏了起来。这样植入的硬件木马一方面会明显增大在测试阶段被检测出来的概率，另一方面将不能达到木马设计者特定的恶意目的。
所述的概率模糊单元的***算法，主要步骤是：第一步，向原始电路输入端加上随机测试激励，统计电路内部节点激活概率；第二步，设定电路概率阈值PTH；第三步，将电路节点按激活概率大小进行排序，概率值低于PTH的存入列表List_LowTran中；第四步，选取List_LowTran中概率最低的节点；第五步，追踪输出到该节点的逻辑门，在门输入节点上***“异或型”或“同或型”概率模糊单元电路；第六步，更新电路网表，重新统计电路内部节点激活概率，更新列表List_LowTran；第七步，如果List_LowTran中节点数目为零，则生成最终的电路网表及对应的密码KEY，否则重复第四步。
所述的概率模糊单元，分为异或型与同或型。异或型概率模糊单元包括一个二输入多路选择器(MUX)、一个寄存器(DFF)、一个二输入异或门(XOR)；同或型概率模糊单元包括一个二输入多路选择器(MUX)、一个寄存器(DFF)、一个二输入同或门(XNOR)。
在所述的异或型概率模糊单元中，二输入多路选择器(MUX)的两个数据输入端一个接寄存器(DFF)的数据输出端，另一个外接作为整个单元的数据输入端，选择信号输入端外接至扫描使能信号SCAN_EN，数据输出端接寄存器(DFF)的数据输入端；二输入异或门(XOR)的两个输入一个接寄存器(DFF)的数据输出端，另一个接至电路内部节点，异或门(XOR)的输出代替原电路节点接至电路的其它部分。
在所述的同或型概率模糊单元中，二输入多路选择器(MUX)的两个数据输入端一个接寄存器(DFF)的数据输出端，另一个外接作为整个单元的数据输入端，选择信号输入端外接至扫描使能信号SCAN_EN，数据输出端接寄存器(DFF)的数据输入端；二输入同或门(XNOR)的两个输入一个接寄存器(DFF)的数据输出端，另一个接至电路内部节点，同或门(XNOR)的输出代替原电路节点接至电路的其它部分。
(三)有益效果
本发明可以增强设计电路对硬件木马的抵抗能力，增加设计电路能达到的工作状态，加强对电路的保护程度，使植入的硬件木马不能达到攻击者设计的特定目的，并且很容易在测试阶段被检测出来。相比于现有技术，本发明只会选取激活概率较低的节点进行概率模糊处理，因此硬件开销较小。
附图说明
图1是基于激活概率分析的抗硬件木马电路设计方法流程。
图2是“异或型”概率模糊单元电路结构。
图3是“同或型”概率模糊单元电路结构。
图4是最终生成的概率模糊单元电路的连接示意图。
图5是一种组合逻辑硬件木马。
图6是一种时序逻辑硬件木马。
图7是未经过概率模糊处理的原始电路示意图。
图8是***了2个概率模糊单元的电路示意图。
具体实施方式
下面对于本发明所提出的基于激活概率分析的抗硬件木马电路设计方法，结合附图和实施例详细说明。
本发明提供了一种能够改变电路节点跳变概率的电路模块——概率模糊单元，它分为异或型与同或型两种结构，如图2和图3。
为了使植入的硬件木马逃过常规测试，恶意方会选择电路中激活概率较低的节点植入硬件木马。概率模糊单元正是基于恶意方的这种设计心理发明的，其作用是干扰没有得到电路使用授权的第三方对电路节点激活概率的判断。这里以图7中的电路为例说明其原理。
图7中的电路一共有7个单元门，按其连接的方式分为三级。每个电路节点都用括号标志了其出现0和出现1的概率。左边第一级单元门的输入为随机激励，出现0和1的概率都是1/2，但传递到了第三级单元门的输出，其概率已经变为255/256和1/256。电路中每一个电路节点都输入到二输入与门，一样的逻辑关系使得节点出现0和1的概率相差越来越大，到了节点O3，信号基本固定在0，出现信号跳变的概率极低。
图8是按照本发明的抗硬件木马电路设计方法修改后的电路。原始电路的节点O1和O2分别***了同或型概率模糊单元与异或型概率模糊单元。当电路工作在正常状态下时，概率模糊单元中寄存器的值会在电路启动时通过扫描链输入，在正常工作时扫描链使能信号无效，寄存器的值会得到保持。在图8这种情况下，电路正常工作时寄存器DFF1的值为0，DFF2的值为1，扫描输入的KEY为10，这样节点O1和O1 *及O2和O2 *的信号会保持一致。但是没有使用授权的第三方在并不知道寄存器赋值(也就是电路正常工作的密码Key)的情况下，会将其视作一般的DFT(Design For Test)扫描链输入随机激励分析节点激活概率，那么寄存器的输出为0与为1的概率就会是一样的1/2。这样原始电路中的节点O1、O2在与寄存器的输出经过异或门、同或门后，节点O1 *与O2 *出现0和1的概率就会变成同样的1/2，再经过一个与门输出，节点O3为0和1的概率就变成了(1/4，3/4)，与之前的(255/256，1/256)相比，激活概率得到很大的提高。
上面这个例子说明了本发明设计的概率模糊单元的工作原理，下面将说明概率模糊单元的***算法。从上面的例子可以看出，电路中激活概率“很低”的节点是由激活概率“较低”的节点经过门电路的传输进一步降低的。而造成那些节点激活概率很低的原因，并不是只是提供其输出的单元门，事实上，在图5中，所有节点都输入到了相同的与门，但因为O1与O2的激活概率“较低”，导致O3出现激活概率很低的情况。因此，为了使电路中像O3这样的节点激活概率模糊化(通过***概率模糊单元提高其激活概率)，必须追踪输出到O3的逻辑门，在门输入节点O1、O2***设计的单元电路，才能使激活概率最低的O3节点得到概率模糊化处理。因此在选择***概率模糊单元的节点时，要设定一个概率阈值PTH，将激活概率低于PTH的节点存入列表List_LowTran中。每次选取List_LowTran中激活概率最低的节点，追踪输出该点的逻辑门，在门输入的节点上***概率模糊单元电路中的一种；然后再对修改后的电路做节点激活概率分析，如果List_LowTran中仍然存在待优化的节点，则再从List_LowTran中选取激活概率最低的节点重复上述的处理过程，直到所有List_LowTran中激活概率很低的节点都得到了模糊化处理。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
Claims (5)
1.一种基于激活概率分析的抗硬件木马设计方法，包括了概率模糊单元的电路设计和相应的***算法，其特征是：所述的***算法会对原始电路进行节点激活概率分析，并筛选出合适的节点，***概率模糊单元电路；每个***的概率模糊单元电路都包括一个寄存器，其取值将决定电路是工作在正常状态还是一种“模糊化”的非正常工作状态；所有概率模糊单元电路中的寄存器将连在一条链上，电路开启正常工作前通过移位扫描的方式向每一个概率模糊单元的寄存器存入正确的数值，当电路进入正常工作状态后，寄存器的值会得到保持；每一个寄存器的取值都是一个密码，其数值取决于概率模糊单元选择的电路结构；所有概率模糊单元的不同结构和连接顺序决定了一组唯一的由0和1组成的密码Key，密码的长度与***的概率模糊单元的个数一致。
2.根据权利要求1所述的方法，其中所述***算法的特征为：第一步，向原始电路输入端加上随机测试激励，统计电路内部节点激活概率；第二步，设定电路概率阈值PTH；第三步，将电路节点按激活概率大小进行排序，概率值低于PTH的存入列表List_LowTran中；第四步，选取List_LowTran中概率最低的节点；第五步，追踪输出到该节点的逻辑门，在门输入节点上***“异或型”或“同或型”概率模糊单元电路；第六步，更新电路网表，重新统计电路内部节点激活概率，更新列表List_LowTran；第七步，如果List_LowTran中节点数目为零，则生成最终的电路网表及对应的密码KEY，否则重复第四步。
3.根据权利要求1所述的方法，其中概率模糊单元分为异或型与同或型，其特征是：所述异或型概率模糊单元包括一个二输入多路选择器(MUX)、一个寄存器(DFF)、一个二输入异或门(XOR)；所述同或型概率模糊单元包括一个二输入多路选择器(MUX)、一个寄存器(DFF)、一个二输入同或门(XNOR)。
4.根据权利要求3所述的方法，其异或型概率模糊单元的特征是：二输入多路选择器(MUX)的两个数据输入端一个接寄存器(DFF)的数据输出端，另一个外接作为整个单元的数据输入端，选择信号输入端外接至扫描使能信号SCAN_EN，数据输出端接寄存器(DFF)的数据输入端；二输入异或门(XOR)的两个输入一个接寄存器(DFF)的数据输出端，另一个接至电路内部节点，异或门(XOR)的输出代替原电路节点接至电路的其它部分。
5.根据权利要求3所述的方法，其同或型概率模糊单元的特征是：二输入多路选择器(MUX)的两个数据输入端一个接寄存器(DFF)的数据输出端，另一个外接作为整个单元的数据输入端，选择信号输入端外接至扫描使能信号SCAN_EN，数据输出端接寄存器(DFF)的数据输入端；二输入同或门(XNOR)的两个输入一个接寄存器(DFF)的数据输出端，另一个接至电路内部节点，同或门(XNOR)的输出代替原电路节点接至电路的其它部分。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310120093.7A CN104101828B (zh) | 2013-04-08 | 2013-04-08 | 基于激活概率分析的抗硬件木马电路设计方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310120093.7A CN104101828B (zh) | 2013-04-08 | 2013-04-08 | 基于激活概率分析的抗硬件木马电路设计方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104101828A CN104101828A (zh) | 2014-10-15 |
| CN104101828B true CN104101828B (zh) | 2017-10-03 |
Family
ID=51670140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310120093.7A Expired - Fee Related CN104101828B (zh) | 2013-04-08 | 2013-04-08 | 基于激活概率分析的抗硬件木马电路设计方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104101828B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN104849648B (zh) * | 2015-05-26 | 2017-11-07 | 大连理工大学 | 一种提高木马活性的测试向量生成方法 |
| CN106778263A (zh) * | 2016-11-15 | 2017-05-31 | 天津大学 | 有效提高硬件木马激活概率的方法 |
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| CN109284637B (zh) * | 2018-08-28 | 2020-10-30 | 西安电子科技大学 | 一种基于逻辑加密的集成电路及其加密方法 |
| CN109543466B (zh) * | 2018-10-31 | 2021-06-18 | 北京航空航天大学 | 一种基于功能特性展开的硬件木马威胁性分析方法 |
| CN109766729B (zh) * | 2018-12-12 | 2021-01-22 | 西安电子科技大学 | 一种防御硬件木马的集成电路及其加密方法 |
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-
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|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20171003 |
|
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