CN104064466B - 分段沟道晶体管及其形成方法 - Google Patents

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Abstract

一种分段沟道晶体管及其形成方法，所述分段沟道晶体管的形成方法包括：提供半导体衬底；在半导体衬底表面形成第一介质层；图形化所述第一介质层，形成第一开口，所述第一开口暴露出半导体衬底的部分表面；在所述第一开口内和部分第一介质层表面形成上大下小的外延层，所述外延层填充满第一开口并覆盖第一开口两侧的部分第一介质层，并且相邻的外延层之间具有第二开口；形成横跨所述第一介质层和外延层的栅极结构；在所述栅极结构两侧的外延层和半导体衬底内形成源极和漏极。所述分段沟道晶体管的形成方法能够提高分段沟道晶体管的有效沟道宽度。

Description

分段沟道晶体管及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种分段沟道晶体管及其形成方法。
背景技术
随着半导体技术的不断发展，晶体管的特征尺寸不断缩小，使得集成电路的功能和成本都不断提高。然而随着晶体管尺寸的缩小，短沟道效应、栅极漏电等现象使晶体管的性能越来越难以控制，从而使集成电路的性能受到影响。为了克服这些问题，晶体管的结构已经从传统的平面结构向FinFET或全耗尽的绝缘体上硅（FDSOI）晶体管过渡。虽然这些结构的晶体管的性能较高，但是需要更为复杂的工艺流程或者昂贵的衬底材料，增加了集成电路的制作成本。
分段沟道晶体管（SegFET）结合了平面晶体管和多栅器件（例如FinFET）的优点，既能提高器件的电学性能和稳定性，又具有生产成本低，工艺步骤简单的优点。
请参考图1，为现有的分段沟道晶体管（SegFET）的俯视示意图，图2至图4为现有的分段沟道晶体管（SegFET）的剖面示意图。
请参考图1，所述分段沟道晶体管形成在波纹状的半导体衬底上，所述波纹状的半导体衬底表面具有平行排列的硅条纹11，相邻硅条纹11之间具有超浅沟槽隔离结构（veryshallow trench isolation，VSTI）12，最外侧具有浅沟道隔离结构13，栅极结构14横跨所述硅条纹11以及超浅沟槽隔离结构12，位于栅极结构14下方的部分硅条纹构成晶体管的沟道区域。所述栅极结构14两侧，还具有侧墙15。
请参考图2，为所述SegFET沿AA’方向的剖面示意图。
所述波纹状的半导体衬底位于体硅10表面，被栅极结构14覆盖的硅条纹11的部分区域，作为晶体管的沟道区域，位于栅极结构14两侧的半导体衬底内还具有源极16和漏极17。
请参考图3，为所述SegFET沿BB’方向的剖面示意图。
由于所述超浅沟槽隔离结构12的深度很浅，所以半导体衬底的下部分都是连续的，所以在超浅沟槽隔离结构12下方也具有部分源极16和漏极17。
请参考图4，为所述SegFET沿CC’方向的剖面示意图。
所述超浅沟槽隔离结构12的深度小于浅沟槽隔离结构13，并且所述硅条纹11的表面略高出于超浅沟槽隔离结构12的表面，所以所述栅极结构14覆盖硅条纹的顶部表面和部分侧壁。
所述分段沟道晶体管的驱动电流有待进一步的提高。
更多关于分段沟道晶体管及其形成方法的技术，请参考专利号为US7508031B2的美国专利。
发明内容
本发明解决的问题是提供一种分段沟道晶体管及其形成方法，提高所述分段沟道晶体管的驱动电流。
为解决上述问题，本发明提供了一种分段沟道晶体管的形成方法，包括：
提供半导体衬底；在所述半导体衬底表面形成第一介质层；图形化所述第一介质层，形成若干第一开口，所述第一开口暴露出半导体衬底的部分表面；在所述第一开口内和部分第一介质层表面形成上大小小的外延层，所述外延层的下部分填充满所述第一开口，所述外延层的上部分覆盖第一开口两侧的部分第一介质层，相邻的外延层之间具有第二开口；形成横跨并覆盖所述第一介质层和外延层的栅极结构；在所述栅极结构两侧的外延层和半导体衬底内形成源极和漏极。
可选的，所述外延层在沿沟道宽度方向上的横截面为T形。
可选的，形成所述外延层的方法为：采用选择性外延工艺，将外延材料填充满所述第一开口，然后使外延材料在第一开口内的外延材料表面以及第一介质层表面横向外延生长，覆盖第一开口两侧的部分第一介质层。
可选的，通过控制横向外延生长的时间控制第二开口的宽度。
可选的，所述第二开口的宽度为10nm～50nm。
可选的，所述外延层的材料为Si、SiGe或Ge。
可选的，所述外延层的材料为III-V族半导体材料。
可选的，所述外延层的顶部表面高于第一介质层的表面5nm～100nm。
可选的，还包括在所述第一介质层表面形成第二介质层，所述第二介质层的表面低于外延层的表面5nm～100nm。
可选的，所述外延层下方的半导体衬底内具有重掺杂离子区域，所述重掺杂离子区域的形成方法为，在形成第一介质层之前，对所述半导体衬底进行重掺杂离子注入。
可选的，所述外延层的下部分具有重掺杂离子区域，所述重掺杂离子区域的形成方法为：采用选择性外延工艺，将外延材料填充满所述第一开口后，对所述第一开口内的外延材料进行重掺杂离子注入。
为解决上述问题，本发明提供了一种分段沟道晶体管，包括：
半导体衬底；位于所述半导体衬底表面的第一介质层，所述第一介质层具有第一开口；位于部分第一介质层表面和第一开口内的上大下小的外延层，所述外延层的下部分填充满所述第一开口，所述外延层的上部分覆盖第一开口两侧的部分第一介质层，相邻的外延层之间具有第二开口；横跨并覆盖所述第一介质层和外延层的栅极结构；所述栅极结构两侧的外延层和半导体衬底内的源极和漏极。
可选的，所述外延层在沿沟道宽度方向上的横截面为T形。
可选的，所述外延层的材料为Si、SiGe或Ge。
可选的，所述外延层的材料为III-V族半导体材料。
可选的，所述第二开口的宽度为10nm～50nm。
可选的，所述外延层的顶部表面高于第一介质层的表面5nm～100nm。
可选的，还包括位于第一介质层表面的第二介质层，所述第二介质层的表面低于外延层的表面5nm～100nm。
可选的，所述外延层下方的半导体衬底内具有重掺杂离子区域。
可选的，所述外延层的下部分内具有重掺杂离子区域。
与现有技术相比，本发明具有以下优点：
本发明的技术方案，在半导体衬底上形成具有第一开口的介质层之后，在所述第一开口内和介质层表面形成若干相邻的上大下小的外延层作为晶体管的沟道区域。由于所述外延层的顶面宽度大于第一开口的宽度，所以，在不提高半导体衬底尺寸的情况下，可以获得更大的沟道宽度，从而使形成的分段沟道晶体管具有更大的驱动电流。
进一步的，本发明的技术方案中，采用选择性外延工艺，将外延材料填充满所述第一开口，然后再通过横向外延工艺使外延层覆盖第一开口两侧的部分第一介质层。与现有的刻蚀工艺相比，通过调整横向外延生长的时间，可以更简单准确的控制和缩小相邻外延层之间的第二开口的宽度，进一步提高所述外延层的顶面宽度，提高沟道区域的有效宽度，从而提高晶体管的驱动电流。
进一步的，本发明的技术方案还可以在第一介质层表面形成第二介质层，所述第二介质层的表面低于外延层的表面。通过调整所述第二介质层的厚度，可以调整外延层暴露出的侧壁的高度，从而调整外延层与栅极结构的接触面，调整形成的分段沟道晶体管的沟道宽度。
进一步的，本发明的技术方案中，作为晶体管沟道区域的部分外延层位于第一介质层的表面，与半导体衬底之间通过第一介质层隔离，可以降低外延层与半导体衬底之间的寄生电容，提高晶体管的性能。
附图说明
图1至图4是本发明的现有技术的分段沟道晶体管的示意图；
图5至图11是本发明的实施例中形成所述分段沟道晶体管的示意图。
具体实施方式
如背景技术中所述，现有技术所形成的分段沟道晶体管的驱动电流较小，晶体管的性能有待进一步的提高。
研究发现，由于现有的分段沟道晶体管的沟道区域被超浅沟槽隔离结构所隔离，所述超浅沟槽隔离结构的宽度较大，占据了半导体衬底的部分面积，导致晶体管的沟道宽度下降，使形成的分段沟道晶体管的驱动电流较小。
进一步研究发现，现有技术一般采用刻蚀工艺形成超浅隔离结构的沟槽，然后再在所述沟槽内填充绝缘介质形成超浅隔离结构。在一定尺寸的半导体衬底上，由于现有刻蚀工艺的限制，无法进一步缩小所述沟槽的尺寸，从而无法进一步提高被所述沟槽隔离的沟道区域的宽度，也就无法提高晶体管的驱动电流。
本发明的技术方案提供一种分段沟道晶体管及其形成方法，在与现有技术相同尺寸的半导体衬底上，形成具有上大下小的宽度的外延层作为晶体管的沟道区域，使分段沟道晶体管具有更大的沟道宽度，从而提高分段沟道晶体管的驱动电流。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。根据所述实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。因此本发明不受下面公开的具体实施的限制。
请参考图5，提供半导体衬底100，在所述半导体衬底100表面形成第一介质层200。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，本实施例中，所述半导体衬底100的材料为硅。
在本发明的其他实施例中，还可以对所述半导体衬底100进行重掺杂离子注入，在所述半导体衬底内形成重掺杂离子区域，所述重掺杂离子区域的掺杂浓度为5E15atom/cm3～2E20atom/cm3。如果形成NMOS晶体管，则进行P型重掺杂离子注入，所述重掺杂离子可以是硼离子等P型离子；如果形成PMOS晶体管，则进行N型重掺杂离子注入，所述重掺杂离子可以是磷离子等N型离子。后续在半导体衬底上形成外延层作为沟道区域，所述由于重掺杂离子区域内载流子的迁移率较低，而外延层内为本征或者低掺杂材料，所以可以提高外延层内的载流子迁移率，从而提高晶体管的驱动电流。并且所述重掺杂离子区域的掺杂类型与晶体管导通后的沟道区域的类型相反，所述沟道区域位于重掺杂离子区域上方，所以沟道区域与半导体衬底之间会形成PN结隔离，可以降低后续形成的晶体管的漏电流，从而抑制短沟道效应，提高晶体管的性能。
采用化学气相沉积工艺在所述半导体衬底100表面形成第一介质层200，所述第一介质层200的材料为氧化硅、氮氧化硅等绝缘介质材料，所述第一介质层200的厚度为5nm～100nm，本实施例中，所述第一介质层200的厚度为20nm。
请参考图6，图形化所述第一介质层200，形成若干第一开口201，所述第一开口201暴露出半导体衬底100的部分表面。
具体的，形成所述第一开口201的方法为：在所述第一介质层200的表面形成光刻胶层（未示出），通过显影曝光之后图形化，然后以所述图形化光刻胶层为掩膜，以所述半导体衬底100为刻蚀停止层，采用干法刻蚀工艺刻蚀所述第一介质层200，形成第一开口201。所述第一开口201的宽度为10nm～100nm。
所述第一开口201的位置定义了后续作为晶体管的沟道区域的外延层的位置。
请参考图7，在所述第一开口201（请参考图6）内和部分第一介质层200表面形成外延层301，所述外延层301填充满所述第一开口201，并覆盖第一开口201两侧的部分第一介质层200，所述外延层301的顶面宽度大于第一开口的宽度，相邻的外延层301之间具有第二开口302，所述第二开口302暴露出部分第一介质层200的表面，所述第二开口302的宽度小于相邻第一开口之间的第一介质层的宽度。
所述外延层301的材料为Si、Ge或SiGe，还可以是III-V族半导体材料例如AsGa等。本实施例中，所述外延层301的材料为Si。
形成所述外延层301的方法为：采用选择性外延工艺，将外延材料填充满所述第一开口201（请参考图6）。由于第一介质层200不是单晶材料，所以外延材料不会在第一介质层200表面外延生长，因此在外延生长的初期，外延材料只会在第一开口201内生长，并逐渐填充满第一开口201。随着生长的继续，外延材料逐渐高出第一开口顶部，开始在第一介质层200的表面横向生长，并逐渐覆盖第一开口201（请参考图6）两侧的部分第一介质层200。位于第一介质层200表面的外延层301的上部分的厚度为5nm～100nm。本实施例中，形成的所述外延层301在沿沟道宽度方向上的横截面为T形，具体的，形成所述外延层301的工艺参数为：温度为600℃～1150℃，压强为0.01托～100托，通入的气体为SiH4HCl和H2，总的气体流量为0.1slm～100slm。
相邻的外延层301之间具有第二开口302，所述第二开口302作为隔离沟槽，将外延层301之间相互断开。所述第二开口302的宽度为10nm～50nm，由于所述第二开口302的宽度小于相邻的第一开口之间的第一介质层的宽度，所以降低了外延层302之间的距离，提高了单位宽度衬底上可以形成的外延层的表面宽度。本发明的实施例中，可以通过所述外延层301在第一介质层200表面横向外延生长的时间来控制所述第二开口302的宽度，时间越长所述第二开口302的宽度越小，而外延层301的表面宽度越大，则后续形成的晶体管的沟道宽度越大。
现有技术一般采用刻蚀工艺形成分段沟道晶体管的相邻沟道区域之间的隔离沟槽，由于刻蚀工艺的限制，无法将所述沟槽的尺寸做进一步的缩小。而本发明的实施例中，采用横向外延生长工艺，通过控制横向外延生长的时间来控制相邻外延层301之间的第二开口302的宽度，可以更容易的控制和进一步缩小所述第二开口302的宽度。在单位宽度的衬底上，如果第二开口的宽度缩小了，则相应的外延层301的顶面宽度就得到提高，从而提高后续形成的分段沟道晶体管的有效沟道宽度。
在本发明的其他实施例中，在通过选择性外延工艺，将外延材料填充满所述第一开口201（请参考图6）之后，还可以对所述第一开口内的外延材料进行重掺杂离子注入，形成重掺杂离子区域，所述重掺杂离子区域的掺杂浓度为5E15atom/cm3～2E20atom/cm3。如果形成NMOS晶体管，则进行P型重掺杂离子注入，所述重掺杂离子可以是硼离子等P型离子；如果形成PMOS晶体管，则进行N型重掺杂离子注入，所述重掺杂离子可以是磷离子等N型离子。形成所述重掺杂离子区域，可以降低后续形成的晶体管的漏电流，抑制短沟道效应，并且可以提高后续在半导体衬底上形成外延层的上部分的载流子迁移率，提高晶体管的驱动电流。在所述外延层的下部分形成重掺杂离子区域之后，再采用横向外延工艺，使所述外延材料继续外延生长，并且在第一介质层200表面横向外延生长，形成外延层301的上部分。
在本发明的其他实施例中，还可以采用离子注入或者原位掺杂工艺对位于所述第一介质层200上方的外延层301的上部分进行轻掺杂处理，从而调整晶体管的阈值电压。
请参考图8，在所述第一介质层200和外延层301表面形成第二介质材料层400。
具体的，采用化学气相沉积工艺形成所述第二介质材料层400，所述第二介质材料层400的材料可以是氧化硅或氮氧化硅等绝缘介质。
请参考图9，在所述第一介质层200表面形成第二介质层401，所述第二介质层401的表面低于外延层301的表面。
具体的，形成所述第二介质层401的方法为：采用湿法刻蚀工艺，回刻蚀所述第二介质材料层400（请参考图8），使其表面低于外延层301的表面，形成第二介质层401。这样可以减少刻蚀工艺的时间，减少刻蚀溶液的用量。
在本发明的其他实施例中，也可以以所述外延层301为研磨停止层，先对所述第二介质材料层400（请参考图8）进行平坦化；再采用湿法刻蚀工艺，回刻蚀所述第二介质材料层，使其表面低于外延层301的表面，形成第二介质层401。
所述第二介质层401的表面低于外延层301的表面5nm～10nm。由于第二介质层401的表面低于外延层301的表面，所以暴露出外延层301的顶部表面以及部分侧壁，可以提高所述外延层与后续形成的栅极结构之间的接触面积，从而提高沟道区域的宽度，提高晶体管的性能。
通过调整所述第二介质层401的厚度，就可以调节形成的分段沟道晶体管的沟道宽度。并且，形成所述第二介质层401可以减低所述第二开口302的深宽比，提高后续在所述外延层301表面形成的栅介质层和栅极结构的质量。
所述第二介质层401和第一介质层200，将相邻的外延层301之间互相隔离开。并且所述外延层301部分位于第一介质层200上方，与半导体衬底100之间通过第一介质层200隔离，可以降低外延层301与半导体衬底100之间的寄生电容，从而提高后续形成的晶体管的性能。
在本发明的其他实施例中，也可以不形成所述第二介质层401，通过第一介质层200将相邻的外延层301之间隔离开。
请参考图10，形成横跨并覆盖所述第二介质层401和外延层301的栅极结构500。
所述栅极结构500包括栅介质层501和位于栅介质层501表面的栅电极层502。所述栅介质层的材料可以是SiO2或高K介质材料，所述栅电极层502的材料可以是多晶硅或其他可以作为栅电极层的金属材料。
由于第二介质层401的表面低于外延层301的表面，所以，所述栅极结构500覆盖所述外延层301的顶部表面以及部分侧壁，提高了外延层301与栅极结构500的接触面积，提高了晶体管的有效沟道宽度。
在本发明的其他实施例中，也可以不形成所述第二介质层401，直接在第一介质层200和外延层301表面形成栅极结构500。
请参考图11，为形成所述栅极结构500之后的俯视示意图，其中图10为沿DD’方向的剖面示意图。
所述栅极结构500（请参考图10）横跨外延层301和第二介质层401，暴露出所述栅极结构500两侧的晶体管的源极和漏极区域（图中未示出）。
具体的，形成所述栅极结构500的方法为：在所述第二介质层401和外延层301表面形成栅介质材料层和位于栅介质材料层表面的栅电极材料层，刻蚀所述栅介质材料层和栅电极材料层，去除覆盖在晶体管源极和漏极区域的栅介质材料层和栅电极材料层，形成栅极结构500（请参考图10）。
后续，在所述栅极结构500两侧形成侧墙，然后以所述侧墙和栅极结构为掩膜，对侧墙两侧的源漏区域进行离子注入形成源极和漏极。
在本发明的其他实施例中，还可以在形成所述侧墙之前，先对源极和漏极区域进行轻掺杂离子注入，形成源漏轻掺杂区，然后形成侧墙，再以所述侧墙和栅极结构作为掩膜，对源极和漏极区域进行重掺杂离子注入形成源极和漏极。
本实施例的形成分段沟道晶体管的方法，在半导体衬底表面形成具有第一开口的第一介质层，然后通过外延工艺，将外延的半导体材料填充满第一开口，并通过横向外延生长工艺，形成外延层，相邻的第一开口形成的外延层之间具有第二开口，所述第二开口的宽度可以通过横向外延生长时间控制，本实施例的方法可以克服现有刻蚀工艺的限制，降低相邻外延层之间的第二开口的宽度，提高外延层的表面宽度，从而提高在所述外延层上形成的晶体管的沟道宽度。而且，由于部分外延层位于第一介质层表面，与衬底之间通过第一介质层隔离，所以可以降低外延层与半导体衬底之间的寄生电容，提高晶体管的性能。
本发明的实施例还提供一种采用上述方法形成的分段沟道晶体管。
请参考图10，所述分段沟道晶体管包括半导体衬底100，位于所述半导体衬底表面的第一介质层200，所述第一介质层具有第一开口；位于第一介质层200表面和第一开口内的外延层301，所述外延层301为T形，所述外延层301的下部分填充满所述第一开口，所述外延层301的上部分覆盖第一开口两侧的部分第一介质层200，相邻的第一开口内形成的外延层301之间具有第二开口；横跨所述第一介质层和外延层的栅极结构500；所述栅极结构500两侧的外延层301和半导体衬底100内的源极和漏极（图中未示出）。
所述外延层301的材料为Si、SiGe、Ge或者III-V族半导体材料。
所述第二开口的宽度为10nm～50nm。
所述外延层301的顶部表面高于第一介质层的表面5nm～100nm。
所述第一介质层200的厚度为5nm～100nm。
所述分段沟道晶体管还包括位于第一介质层200表面的第二介质层401，所述第二介质层401的表面低于外延层301的表面5nm～100nm。
所述外延层301下方的半导体衬底100内具有重掺杂离子区域。
所述外延层301的下部分内具有重掺杂离子区域。
所述分段沟道晶体管的沟道区域之间的隔离结构宽度较小，可以提高晶体管的沟道区域，并且作为沟道区域的部分外延层与半导体衬底之间通过外延层隔离，可以有效降低寄生电容，提高晶体管的性能。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (20)

1.一种分段沟道晶体管的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底表面形成第一介质层；
图形化所述第一介质层，形成若干第一开口，所述第一开口暴露出半导体衬底的部分表面；
在所述第一开口内和部分第一介质层表面形成上大下小的外延层，所述外延层填充满第一开口并覆盖第一开口两侧的部分第一介质层，所述外延层的顶面宽度大于第一开口的宽度，并且相邻的外延层之间具有第二开口；
形成横跨并覆盖所述第一介质层和外延层的栅极结构；
在所述栅极结构两侧的外延层和半导体衬底内形成源极和漏极；
还包括在所述第一介质层表面形成第二介质层，所述第二介质层的表面低于所述外延层的表面。
2.根据权利要求1所述的分段沟道晶体管的形成方法，其特征在于，所述外延层在沿沟道宽度方向上的横截面为T形。
3.根据权利要求2所述的分段沟道晶体管的形成方法，其特征在于，形成所述外延层的方法为：采用选择性外延工艺，将外延材料填充满所述第一开口，然后使外延材料在第一开口内的外延材料表面以及第一介质层表面横向外延生长，覆盖第一开口两侧的部分第一介质层。
4.根据权利要求3所述的分段沟道晶体管的形成方法，其特征在于，通过控制横向外延生长的时间控制第二开口的宽度。
5.根据权利要求1所述的分段沟道晶体管的形成方法，其特征在于，所述第二开口的宽度为10nm～50nm。
6.根据权利要求1所述的分段沟道晶体管的形成方法，其特征在于，所述外延层的材料为Si、SiGe或Ge。
7.根据权利要求1所述的分段沟道晶体管的形成方法，其特征在于，所述外延层的材料为III-V族半导体材料。
8.根据权利要求1所述的分段沟道晶体管的形成方法，其特征在于，所述外延层的顶部表面高于第一介质层的表面5nm～100nm。
9.根据权利要求1所述的分段沟道晶体管的形成方法，其特征在于，所述第二介质层的表面低于外延层的表面5nm～100nm。
10.根据权利要求1所述的分段沟道晶体管的形成方法，其特征在于，所述外延层下方的半导体衬底内具有重掺杂离子区域，所述重掺杂离子区域的形成方法为：在形成第一介质层之前，对所述半导体衬底进行重掺杂离子注入。
11.根据权利要求1所述的分段沟道晶体管的形成方法，其特征在于，所述外延层的下部分具有重掺杂离子区域，所述重掺杂离子区域的形成方法为：采用选择性外延工艺，将外延材料填充满所述第一开口后，对所述第一开口内的外延材料进行重掺杂离子注入。
12.一种分段沟道晶体管，其特征在于，包括：
半导体衬底；
位于所述半导体衬底表面的第一介质层，所述第一介质层具有第一开口；
位于部分第一介质层表面和第一开口内的上大下小的外延层，所述外延层的下部分填充满所述第一开口，所述外延层的上部分覆盖第一开口两侧的部分第一介质层，相邻的外延层之间具有第二开口；
横跨并覆盖所述第一介质层和外延层的栅极结构；
所述栅极结构两侧的外延层和半导体衬底内的源极和漏极；
还包括位于第一介质层表面的第二介质层，所述第二介质层的表面低于外延层的表面。
13.根据权利要求12所述的分段沟道晶体管，其特征在于，所述外延层在沿沟道宽度方向上的横截面为T形。
14.根据权利要求12所述的分段沟道晶体管，其特征在于，所述外延层的材料为Si、SiGe或Ge。
15.根据权利要求12所述的分段沟道晶体管，其特征在于，所述外延层的材料为III-V族半导体材料。
16.根据权利要求12所述的分段沟道晶体管，其特征在于，所述第二开口的宽度为10nm～50nm。
17.根据权利要求12所述的分段沟道晶体管，其特征在于，所述外延层的顶部表面高于第一介质层的表面5nm～100nm。
18.根据权利要求12所述的分段沟道晶体管，其特征在于，所述第二介质层的表面低于外延层的表面5nm～100nm。
19.根据权利要求12所述的分段沟道晶体管，其特征在于，所述外延层下方的半导体衬底内具有重掺杂离子区域。
20.根据权利要求12所述的分段沟道晶体管，其特征在于，所述外延层的下部分内具有重掺杂离子区域。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4637127A (en) * 1981-07-07 1987-01-20 Nippon Electric Co., Ltd. Method for manufacturing a semiconductor device
CN101467231A (zh) * 2006-04-25 2009-06-24 新加坡国立大学 在外延横向过度生长氮化镓模板上生长氧化锌膜的方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7508031B2 (en) * 2005-07-01 2009-03-24 Synopsys, Inc. Enhanced segmented channel MOS transistor with narrowed base regions
US8101473B2 (en) * 2009-07-10 2012-01-24 Hewlett-Packard Development Company, L.P. Rounded three-dimensional germanium active channel for transistors and sensors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4637127A (en) * 1981-07-07 1987-01-20 Nippon Electric Co., Ltd. Method for manufacturing a semiconductor device
CN101467231A (zh) * 2006-04-25 2009-06-24 新加坡国立大学 在外延横向过度生长氮化镓模板上生长氧化锌膜的方法

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