CN1040593C - 半导体存储器 - Google Patents

半导体存储器 Download PDF

Info

Publication number
CN1040593C
CN1040593C CN95102444A CN95102444A CN1040593C CN 1040593 C CN1040593 C CN 1040593C CN 95102444 A CN95102444 A CN 95102444A CN 95102444 A CN95102444 A CN 95102444A CN 1040593 C CN1040593 C CN 1040593C
Authority
CN
China
Prior art keywords
mentioned
load circuit
bit line
line
impedance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN95102444A
Other languages
English (en)
Other versions
CN1117656A (zh
Inventor
铃木东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1117656A publication Critical patent/CN1117656A/zh
Application granted granted Critical
Publication of CN1040593C publication Critical patent/CN1040593C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

一种半导体存储器，其位线振幅对地址的相关性小，位线方向地址所造成的存取时间的分散性小。该半导体存储器包括：与位线相连接的数据存储用的多个存储单元、根据位线方向地址来选择上述存储单元用的存储单元选择装置，以及向上述位线供给电位用的位线负载电路；通过上述位线对于由上述存储单元选择装置选择的存储单元进行数据读出或写入动作；其中还具有用于根据上述位线方向地址来控制上述位线负载电路的阻抗的阻抗控制装置。

Description

半导体存储器
本发明涉及具有位线负载电路的半导体存储器，尤其涉及旨在提高读出速度的半导体存储器。
过去，这方面的技术有图14所示的内容。图14是现有技术的静态RAM(以下简称SRAM，即静态随机存取存储器)位线***电路主要部分的结构图。
该SRAM具有排列成格子状的多个字线WL和位线对BL、BLB，存储单元101分别连接到这些线的交叉部位上。该存储单元101如图15所示，由NMOS101a-101d、电阻101e、101f构成。
对行地址(位线方向地址)进行译码的行译码器102连接到各字线WL上，而且，各位线对BL、BLB分别通过传输门103、104连接到公用数据线DL、DLB上。
上述传输门103、104能够选择列地址，并利用从列解码器105输出的列信号CD以及通过倒相器105a进行反相后的列信号CDB进行通/断控制。
另外，在位线对BL、BLB的最上部连接位线上负载电路106，又通过公用位线对CBL、CBLB把位线下负载电路107连接在公用数据线DL、DLB上。如图15所示，位线上负载电路106由P-MOS106a-106e构成，而位线下负载电路107由P-MOS107a-107c构成。
对读出数据进行放大后输出到公用读出线MS、MSB上的读出放大器1 08连接在上述位线下负载电路107上。读出放大器108如图15所示由NPN晶体管108a、108b和NMOS108c构成。
另外，在该位线***电路内设置了区段允许写入发生电路109。该区段允许写入发生电路109是在把全部存储单元划分成几个区段时加强各区段写入动作用的电路，它能输出区段允许写入信号SWE及其倒相信号SWEB。
区段允许写入SWE是对位线上负载电路106和位线下负载电路107进行控制的信号，对读出时或非选择区段来说变成低(L)电平，减小位线负载阻抗，同时，仅在选择区段而且是在写入时增大位线负载阻抗，以免写入动作受位线负载影响。
该区段允许写入信号SWE的反相信号SWEB对几个划分出的区段内的被选择区段，在读出时变为高(H)电平，对读出放大器108进行驱动(激活)，把数据从存储单元101传输到公用读出线MS、MSB，同时在写入时或者对非选择区段变为低(L)电平后，使读出放大器108不工作。
另外，在上述公用位线CBL、CBLB上连接写入电路110。
下面说明上述位线***电路的动作。
当利用行解码器102和列解码器105来激活与行地址和列地址相对应的给定字线WL和列线CD时，传输门103、104就导通，选择出与上述行地址和列地址相对应的存储单元101。
当读出时，区段允许写入信号SWE及其反相信号SWEB分别变成低电平和高电平。利用该区段允许写入信号SWE使位线上负载电路106和位线下负载电路107的阻抗减小。再利用区段允许写入信号SWEB来驱动读出放大器108。
这样，被选择的存储单元101内存储的“1”或“0”数据就通过位线BL和公用位线CBL被传输到公用读出线MS上。同样，从该存储单元101读出的反相数据通过位线BLB及公用位线CBLB传输到公用读出线MSB上。
另一方面，在写入时，区段允许写入信号SWE变为高电平，其反相信号SWEB变为低电平。利用区段允许写入信号SWE使位线上负载电路106和位线下负载电路107的阻抗增大，再利用区段允许写入信号SWEB使读出放大器不工作。
这样，当借助写入电路110使写入数据和反相写入数据被分别供给到位线对BL、BLB时这些数据被存储到上述存储单元101内。
图16是现有技术中与位线位置相对应的位线振幅ΔVBL的状态图。
在这里，位线振幅ΔVBL可用下式表示。
ΔVBL＝VBL-VBLB式中VBL为位线BL的电压
VBLB为位线BLB的电压
该图中所示的位线振幅ΔVBL的变动是由于访问(存取)的行地址不同而产生的。
在访问位于位线对BL、BLB上部的存储单元101的情况下，当位线对BL、BLB分别为低电平和高电平时，电流I1+i1(I1＞i1)从位线上负载电路106流入该存储单元101；而电流I2+i2(I2＞i2)从位线下负载电路107流入该存储单元101。存储单元的电流Icell按下式计算即Icell＝I1+i1+I2+i2。这时I1+i1＞＞I2+i2，位线振幅ΔVBL可用图16的实线ΔVBL1表示。
另一方面，当访问位于位线对BL、BLB下部的存储单元101时在位线对BL、BLB分别为低电平和高电平时，同样，电流I1′+i1′(I1′＞i1′)从位线上负载电路106流入到存储单元101，而电流I2′+i2′(I2′＞i2′)从位线下负载电路107流入存储单元101内。存储单元电流Icell′按下式计算，即Icell′＝I1′+i1′+I2′+i2′。这时是I1′+i1＞I2′+i2′，而且I2＜＜I2′，i2＜i2′并且位线振幅ΔVBL可用图16的虚线ΔVBL2表示。
另外当分别用r0、r1表示位线上负载电路106和位线下负载电路107的阻抗时，两者的关系为r1＞＞r0。再者，输入到读出放大器108的ΔVBL，当访问上部存储单元101时为r0(I2-i2)；当访问下部存储单元101时为r1(I2′-i2′)。其关系为r0(I2-i2)＜r1(I2′-i2′)。
再者，当从上部存储单元101到位线上负载电路106的位线电阻为R1，从下部存储单元101到位线下负载电路107的位线电阻为R2时，位线振幅ΔVBL1的最大值可用R2(I2+i2)表示。另外，当从上部存储单元101到位线上负载电路106的位线BLB的电阻为R1′，从下部存储单元101到位线下负载电路107的位线BLB的电阻为R2′时，位线振幅ΔVBL2的最大值可用R2′(I2′+i2′)表示。
下面说明现有技术的位线***电路的另一个例子，也就是在上述图16的位线***电路中仅仅省略位线上负载电路106时的情况。
图17是与这种情况的位线位置相对应的位线振幅ΔVBL的状态图。
当访问位于位线对BL、BLB上部的存储单元101时，存储单元电流Icell＝I3+i3从位线下负载电路107流入到该存储单元101。这时位线振幅ΔBL可用图17的实线ΔBL3表示。另一方面，当访问位于位线对BL、BLB下部的存储单元101时，位线振幅ΔVBL与对应于该位线位置的图17的实线ΔVBL3相重合。
在此，如果把这时的位线上负载电路107的阻抗定为r2，则输入到读出放大器108内的ΔVBL如图17所示，不管访问的存储单元的位线位置如何，ΔVBL始终为一定值即为r2(I3-i3)。
但是，按上述现有的位线负载电路方式的半导体存储器有以下问题。
当存储容量小、位线短时，如图17所示，位线负载电路最好仅设置在下部。这是因为，不管访问的存储单元的位线位置如何，输入到读出放大器108内的ΔVBL始终保持一定，即为r2(I3-i3)。但是，当存储容量大、位线长时，若仅在下部设置位线负载电路，则位线上的位线振幅ΔVBL的差增大，位线对BL、BLB的数据反相速度大大降低。
因此当上下两部分都设置位线负载电路时，如图16所示，由于进行访问的位线上的位线振幅ΔVBL之差被控制在一定范围内，所以，位线对BL、BLB的数据反相速度对行地址的依赖性减小。
但是，如上所述，输入到读出放大器108内的ΔVBL，在访问位线上部的存储单元101时变为r1(I2-i2)；在访问位线下部的存储单元101时变为r1(I2′-i2′)，仍然具有与行地址的相关性。
其结果出现了这样一个问题读出时的存取时间的地址分散性(差别)增大。
图18(a)-(c)是对这一点进行具体说明的特性图。图18(a)表示位线延迟与ΔVBL的相关性，图18(b)表示读出放大器延迟与ΔVBL的相关性，图18(c)表示根据这些特性求得的读出延迟的ΔVBL相关性。
从图18(a)中可以看出：位线振幅ΔVBL越大，位线延迟越大所以数据反相所需的时间长。从图18(b)中可以看出：位线振幅ΔVBL越大，读出放大器延迟越小，所以，增益可增大，读出动作速度提高。从图18(c)中可以看出：当位线振幅ΔVBL太小时由读出放大器的延迟来决定(支配)读出速度；当位线振幅ΔVBL太大时由位线延迟来决定读出速度。
所以按上述现有的位线负载电路方式的存储器，尤其在容量大的情况下位线振幅ΔVBL的行地址相关性增大，读出时的存取时间的地址分散性增大。
本发明旨在解决以上现有技术存在的问题。其目的在于提供这样一种半导体存储器，它能减小位线振幅的行地址相关性，减小由行地址造成的存取时间的分散性。本发明的另一个目的是提供一种能提高存取速度的半导体存储器。
为达到本发明的上述目的，本发明的半导体存储器具有以下特征：其结构包括：与位线对相连接的存储数据用的多个存储单元、根据位线方向地址来选择上述存储单元的存储单元选择装置、用于将电位供给到上述位线对的位线负载电路以及根据上述位线方向地址来改变上述位线负载电路阻抗用的阻抗控制装置；所述半导体存储器通过上述位线对，对由上述存储单元选择装置所选择的存储单元进行数据读出和写入动作。
本发明的半导体存储器的特征在于：还具有控制信号生成装置，该装置能生成写入控制信号用于激励上述写入动作并根据该写入控制信号使上述位线负载电路的部分阻抗改变，上述阻抗控制装置根据上述位线方向地址和上述写入控制信号的AND(与)运算结果来改变上述位线负载电路部分阻抗以外的剩余阻抗。
本发明的半导体存储器的特征在于包括：多个位线对、分别与上述多个位线对相连接的存储数据用的多个存储单元、根据位线方向地址来选择上述存储单元用的存储单元选择装置、将电位分别供给到上述多个位线对上用的位线负载电路以及阻抗控制装置，该阻抗控制装置根据上述位线方向地址来改变上述位线负载电路的阻抗，对于未选择的位线对，不管位线方向地址如何，不管读出/写入动作如何，一直对上述位线负载电路进行激活。
本发明的半导体存储器的特征还在于包括：多个位线对、分别与上述多个位线对相连接的存储数据用的多个存储单元、根据位线方向地址来选择上述存储单元的存储单元选择装置、把电位分别供给到上述多个位线对上用的位线负载电路以及阻抗控制装置，该阻抗控制装置根据上述位线方向地址来改变上述位线负载电路的阻抗，对于已选择的位线对，在写入动作时不管位线方向地址如何，均在该写入动作的总线周期后半部分对上述位线负载电路进行激活。
本发明的半导体存储器的特征还在于，在上述位线对中的1个地方或1个以上的多个地方配置上述位线负载电路，该位线负载电路的阻抗由上述阻抗控制装置根据上述位线方向地址进行调整。
本发明的半导体存储器的特征又在于，上述位线负载电路设置在上述位线对的最上部和最下部两处，当访问位于该位线对上部的上述存储单元时，上述阻抗控制装置把上述位线对的最上部的上述位线负载电路的阻抗调整到大于上述位线对最下部的上述位线负载电路的阻抗；当访问位于该位线对下部的上述存储单元时上述阻抗控制装置把上述位线对的最下部的上述位线负载电路的阻抗调整到大于上述位线对最上部的上述位线负载电路的阻抗。
另外，本发明的半导体存储器的特征在于，上述位线负载电路设置在上述位线对的多个地方，上述阻抗控制装置把与被访问位线方向地址相对应的上述位线负载电路的阻抗调整到大于其他位线负载电路的阻抗。
再者，本发明的半导体存储器的特征在于，上述位线负载电路由第1负载电路和第2负载电路构成，该第1和第2负载电路分别由设置在上述位线对之间的、源与电源相连接的2个晶体管以及设置在这两个晶体管之间的2个晶体管构成，利用上述阻抗控制装置来对该第1负载电路和第2负载电路的阻抗进行控制，其方法是，对该晶体管进行通/断控制以使电源和上述位线对导通或断开。
本发明的半导体存储器的特征还在于，上述阻抗控制装置通过在上述晶体管由MOSFET构成的情况下调整该MOSFET的栅电位，而在上述晶体管由双极型晶体管构成的情况下调整该双极型晶体管的基极电位来控制上述位线负载电路的阻抗。
按照上述结构，阻抗控制装置根据位线方向地址来对位线负载电路的阻抗进行控制。例如，在位线最上部和最下部的两个位置上都设置有位线负载电路的情况下，当访问该位线上部的存储单元时，把上述位线最上部的位线负载电路的阻抗调整到大于上述位线最下部的位线负载电路的阻抗；当访问上述位线下部的存储单元时其控制方法相反。
这样，可以减小因被访问存储单元的位线位置不同所造成的位线振幅差，所以位线振幅对位线方向地址的依赖性减小。
另外，根据本发明的半导体存储器结构，从写入总线周期中的写入动作刚结束后，可以在读出总线周期开始前结束对位线负载电路的位线的均衡动作。所以，可以提高动作速度。
下面结合附图说明本发明。
图1是实施本发明的半导体存储器SRAM的位线***电路结构主要部分方块图。
图2是图1所示本实施例半导体存储器位线***电路中多个存储单元组集合在一起而形成的存储单元区段结构图。
图3是多个图2所示存储单元区段集合在一起而形成的半导体存储器方块图。
图4是图1所示位线***电路具体示例电路图。
图5是图1所示第2区段允许写入发生电路10-1的具体结构电路图。
图6是访问位线上部存储单元时的位线阵幅ΔVBL状态图。
图7是访问位线下部存储单元时的位线振幅ΔVBL状态图。
图8是本实施例的效果图。
图9是本发明的另一实施例半导体存储器SRAM的位线***电路结构主要部分方块图。
图10是图9所示第2区段允许写入发生电路10-2的另一种具体结构电路图。
图11是图10所示第2区段允许写入发生电路10-2的动作说明时间图。
图12是本发明半导体存储器SRAM的位线***电路的另一实施例的结构图。
图13是图12所示第2区段允许写入发生电路10-3的具体结构的电路图。
图14是现有的SRAM的位线***电路主要部分结构图。
图15是图14所示位线***电路具体示例电路图。
图16是与现有的位线位置相对应的位线振幅ΔVBL状态图。
图17是与现有的位线位置相对应的另一位线振幅ΔVBL的状态图。
图18是图14所示现有的位线***电路动作的说明图。
以下参照附图说明本发明的实施例。图1是实施本发明的半导体存储器SRAM的位线***电路结构的主要部分的方块图。
本实施例中的SRAM位线***电路，基本上是在过去的位线***电路上增加了下述位线负载调整(变化)用第2区段允许写入(信号)发生电路10-1后构成的。也就是说，该电路具有排列成格子状的多条字线WL和位线对BL、BLB，存储数据用的存储单元(以下简称存储单元)1分别连接到这些线的交叉位置上。而且在各字线WL上连接行译码器2用来对外部供给的行地址进行译码，然后，各位线对BL、BLB分别通过传输门3、4与公用数据线DL、DLB相连接。
上述传输门3、4分别由P-MOS晶体管(以下简称P-MOS)和N-MOS晶体管(以下简称N-MOS)构成，借助于从列地址译码器5输出的列信号CD和通过倒相器5b的反相列信号CDB进行通断/动作，从而可对各位线对BL、BLB进行断续控制。
另外，把位线上负载电路6连接在位线对BL、BLB的最上部，又通过公用位线对CBL、CBLB把位线下负载电路7连接在数据线DL、DLB上。这些位线上负载电路6和位线下负载电路7具有把电位供给(施加)到位线对BL、BLB上的功能。
在上述位线下负载电路7上连接读出放大器8用来对通过位线对BL、BLB读出的读出数据进行逻辑电平放大，然后输出到公用读出线MS、MSB上。
另外，在上述实施例的位线***电路内设置第1区段允许写入信号发生电路9。该第1区段允许写入信号发生电路9是在把全部存储单元划分成儿个区段时对各区段的写入动作用的激励电路，它输出区段允许写入信号SWE及其反相信号SWEB。
区段允许写入SWE是对位线上负载电路6和位线下负载电路7进行控制用的信号，对于读出时或非选择区段则变成低电平，使位线负载电路6、7的阻抗减小，同时，仅在选择区段而且是写入时使位线负载电路6、7的阻抗增大，使写入动作免受位线负载的影响。
该区段允许写入SWE的反相信号SWEB，对于几个分割的区段内的被选择区段，在读出时为高电平对读出放大器8进行激励，把数据从存储单元1传输到公用读出线MS、MSB上。同时，在写入或非选择区段时，则为低电平，不对读出放大器8进行激励。
然后，通过第1区段允许写入信号发生电路9，把构成本发明特征的位线负荷调整用第2区段允许写入信号发生电路(阻抗控制装置)10-1连接到上述列译码器和行译码器上。
该第2区段允许写入信号发生电路10-1，从行译码器2中取出行地址的最上位；从第1区段允许写入信号发生电路9中取出区段允许写入信号SWE，分别生成对上述位线上负载电路6进行控制的信号SWEU和对位线下负载电路7进行控制的信号SWEL。
然后，在上述公用位线CBL、CBLB上连接写入电路11以便在写入时把数据写入到存储单元1内。
图2是多个(N个)图1所示存储单元组1集合在一起，形成1个存储单元区段(1)时的区段结构图。如图2所示，对应于存储单元区段(1)，设置了一个行译码器2、列译码器5、位线下负载电路7、读出放大器(S/A)8、第1区段允许写入信号发生电路9、第2位线负载调整用区段允许写入信号发生电路10-1和写入电路11。
在多个存储单元组(1，…N)内设置了多个存储单元、位线上负载电路6和传输门3、4。各存储单元组(1，…N)具有同样的结构。
图3是半导体存储器方块图，该存储器是由多个图2所示的存储单元区段(1)集中在一起，形成一个存储单元阵列，再由多个这样的存储单元阵列集中在一起而构成存储器。
图4是图1所示位线***电路具体示例的电路图。
在该图中，存储单元1包括：把栅极连接到字线WL上的NMOS1a、1b、串联在电源和地线之间的电阻1c和NMOS1d、串联在电源和地线之间的电阻1e和NMOS1f。
而且，上述NMOS1a连接在NMOS1d的漏和上述位线BL之间，上述NMOS1b又连接在NMOS1f的漏和上述位线BLB之间。再者，NMOS1d的栅和漏与NMOS1f的栅和漏斜着交叉连接。
另一方面，位线上负载电路6包括：源极连接在电源上的PMOS6a、6b、6c、6d：区段允许写入信号SWE加在其栅极上的PMOS6e；以及SWEU信号加在其栅极上的PMOS6f、6g、6h。
并且，PMOS6a、6d的各个栅极均被接地，其各个漏极分别连接在位线对BL、BLB上。PMOS6b、6c的各个漏极分别连接到位线对BL、BLB上，PMOS6e、6f并联在位线对BL、BLB之间，区段允许写入信号SWE加在PMOS6b、6c的栅上。另外，PMOS6g、6h的各个源分别连接在电源上；其各个漏分别连接在位线对BL、BLB上。
再者，位线下负载电路7包括：源极连接在电源上的PMOS7a、7b；区段允许写入信号SWE加在其栅极上的PMOS7c以及SWEL信号加在其栅极上的PMOS7d、7e、7f。
并且，POOS7a、7b的各个漏分别连接在位线对BL、BLB上，PMOS7c、7d并联在位线对BL、BLB之间，区段允许写入信号SWE加在PMOS7a、7b的栅极上。再者，PMOS7e、7f的各个源分别连接在电源上；其各个漏极分别连接在位线对BL、BLB上。
另外，读出放大器8包括：集电极分别连接在公用读出线MS、MSB上的NPN晶体管8a、8b以及在其发射极和地线之间相互连接的NMOS8c。而且，位线对BL、BLB分别连接在NPN晶体管8a、8b的基极上，信号SWEB加在NMOS8c的栅极上。
图5是图1所示第2区段允许写入信号发生电路10-1的具体结构电路图。
该第2区段允许写入信号发生电路10-1包括：对来自第1区段允许写入信号发生电路9的区段允许写入信号SWE进行反相的倒相器10a和输入端连接在该倒相器10a的输出端上的2个NAND(与非)门10b、10c。并且在NAND门10b、10c的其他输入端上分别加上例如最上位行地址的内部信号XN及其反相信号XNB，用来决定位线上半部分和下半部分的地址，并从其各输出端输出SWEU信号和SWEL信号。
在这里，例如，当上述最上位行地址的内部信号XN为低电平而且其反相信号XNB为高电平时，选择出位于位线对BL、BLB上部的存储单元1。另一方面，当该内部信号XN为高电平而且其反相信号XNB为低电平时，选择出位于位线对BL、BLB下部的存储单元1。
下面说明上述结构的本实施例的位线***电路动作。
分别与行地址和列地址相对应的给定字线WL和列线CD，如果在行译码器2和列译码器5的作用下均被激励成为高电平，则传输门3、4导通，选择出与上述行地址和列地址相对应的存储单元1。
当读出数据时，区段允许写入信号SWE为低电平：其反相信号SWEB为高电平。这时，最上位行地址的内部信号XN为低电平，而且其反相信号XNB为高电平，在这种情况下，也就是说，在访问位于位线对BL、BLB上部的存储单元1的情况下，SWEU信号和SWEL信号分别为高电平和低电平。
其结果，在位线上负载电路6中，由SWE信号控制的P-MOS6b、6c、6e全部导通；由SWEU信号控制的P-MOS6f-6h全部截止。另外，在位线下负载电路7中，由SWE信号控制的P-MOS7a-7c全部导通，同时，由SWEL信号控制的P-MOS7d一7f也全部导通。
这样一来，位线上负载电路6的阻抗增大；位线下负载电路7的阻抗减小，因此，从位线下负载电路7向被选择的存储单元1所供给的存储单元电流大于从位线上负载电路6向被选择的存储单元1供给的存储单元电流。
更具体地说，在访问该上部位置的存储单元1的情况下，当位线对BL、BLB分别为低电平和高电平时，如图6所示，电流I4+i4(相当于现有技术电路的I1+i1)，从位线上负载电路6流入到该存储单元1内。另外，从位线下负载电路7一侧流入电流I6+i6+I7+i7，这是来自PMOS7a-7c的电流I6+i6(相当于现有技术电路的I2+i2)再加上来自本发明的PMOS7d-7f的电流I7+i7。
在这种情况下，I1+i1＞I4+i4，I2+i2＜I6+i6+I7+i7，存储单元电流Icell为：Icell＝I1+i1+I2+i2＝I4+i4+I6+i6+I7+i7。
所以，位线振幅ΔVBL可用图6的实线ΔVBL4表示，设位线下负荷电路7的PMOS7a、7b的阻抗为r3，PMOS7e、7f的阻抗为r4，这时，输入到读出放大器8内的ΔVBL为r3(I6-i6)比过去的r1(I2-i2)增大。
另一方面，在其读出时，如果最上位的行地址的内部信号XN为高电平；而且其反相信号XNB为低电平，也就是在访问位线对BL、BLB下部的存储单元1时，SWEU信号和SWEL信号分别为低电平和高电平。
其结果，在位线上负载电路6中，由SWE信号控制的PMOS6b、6e、6c全部导通，同时，由SWEU控制的PMOS6f-6h也全部导通。另外，在位线下负载电路7中，由SWE信号控制的PMOS7a-7c全部导通，但由SWEL信号控制的PMOS7d-7f也全部导通。
这样，与访问上述上部位置的存储单元1时相反，位线上负载电路6的阻抗减小；位线下负载电路7的阻抗增大。因此，从位线上负载电路6一侧向被选择的存储单元1内供给的存储单元电流大于从位线下负载电路6一侧供给的存储单元电流。
也就是说，在这种情况下，当位线对BL、BLB分别为低电平和高电平时，如图7所示，从位线上负载电路6向该存储单元1内流入电流I4′+i4′+I5+i5，该电流等于电流I4′+i4′(相当于现有技术电路的I1′+i1′)再加上来自本发明的PMOS6f-6h的电流I5+i5。另外，从位线下负载电路7一侧流过来自PMOS7a-7c的电流I6′+i6′(相当于现有技术电路的I2′+i2′)。这时I1′+i1′＜I4′+i4′+I5+i5，I2′+i2′＞I6 ′+i6′。存储单元电流Icell为：Icell＝I1′+i1′+I2′+i2′＝I4′+i4′+I5+i5+I6′+i6′。
存储单元电流Icell为：Icell＝I4+i4+I6+i6+I7+i7。
所以，位线振幅ΔVBL可用图7的虚线ΔVBL5来表示，输入到读出放大器8内的ΔVBL为r3(I6′-i6′)，比现有技术的r1(I2′-i2′)减小。
图8是分别与图6和图7所示被访问位线上、下位置存储单元相对应的各位线振幅ΔVBL的状态图。
从该图中可以看出：在本实施例中输入到读出放大器内的位线振幅ΔVBL的行地址相关性比现有技术的方式小得多。
也就是说，按现有技术的方法，由于位线负载电路的阻抗经常保持一定不变，与存储单元的存取位置无关，故特别是大容量存储器，其位线振幅ΔVBL的行地址相关性增大，读出时的存取(访问)时间的分散性增大。与此相比，在本实施例中，由于位线负载电路的阻抗是可根据行地址而改变的，所以，即使在大容量存储器中位线加长，也能在保持位线对BL、BLB的数据高速反相速度的同时减小位线振幅ΔVBL的地址相关性。因此，可以减小读出时的存取时间分散性。
再者，本发明不仅限于上述实施例，还可以进行各种改变，例如，在上述实施例中，根据行地址来调整阻抗的位线负载电路设置在位线对BL、BLB的最上部和最下部两个位置上，但是也可以只设置在位线对BL、BLB的最下部。
位线负荷电路由PMOS构成，但也可以由双极型晶体管构成。这时，通过控制双极型晶体管基极来调整位线负载电路的阻抗。
图9是本发明另一实施例的半导体存储器位线***电路的结构图。图9所示的实施例位线***电路与图1所示实施例的位线***电路相比，第2位线负载调整用的区段允许写入信号发生电路10-2的结构和功能不同。
图10是第2位线负载调整用的区段允许写入信号发生电路10-2的具体结构图，该电路用于图9所示的位线***电路。
如图3所示，把存储单元阵列的内部划分成若干个存储单元区段(1、……N)，这是一般采用的方法。图10所示的本实施例第2位线负载调整用的区段允许写入信号发生电路10-2也和图1所示的实施例一样，设置在每个存储单元区段内。在图9所示本实施例位线***电路内选择出的存储单元区段内，SE信号为HIGH(高电平)。在被选择的存储单元区段内，SWEU和SWEL信号的动作与图5所示第2区段允许写入信号发生电路10-1相同。
在未选择的区段内，SWEU、SWEL均为LOW(低电平)。因此，由SWEU、SWEL控制的位线负载电路动作，与现有技术的电路相比，位线的均衡动作和上拉动作能更加准确地进行。因此，可以提高在一般情况下会使存取时间延迟的区段扫描的速度。下面利用图11所示的时间图来说明这一特征。
图11是图10所示第2位线负载调整用的区段允许写入信号发生电路10-2的动作时间图。通过位线BL、BLB向选择的存储单元内的写入动作在时间图的T2处结束。在图14所示的现有技术的区段允许写入信号发生电路109中，在读出总线周期的上升沿(时间T3)，对位线BL、BLB开始均衡操作，在时间T4开始读出操作。在采用图10所示的第2位线负载调整用的区段允许信号发生电路10-2时，可以在写入总线周期的后半部的时间T2-T3之间对位线BL、BLB进行均衡动作，可以在读出总线周期的上升沿(时间T3)开始进行读出操作。所以，可以提前约1毫微秒开始进行读出操作。
图12是本发明另一实施例的半导体存储器SRAM的位线***电路结构的主要部分的框图。图1的结构是在位线的上、下设置位线负载电路；而图12则是在位线中的多个位置上设置位线负载电路的结构。用最高位地址对仅设置在位线上下的负载电路进行控制，也能更适当地进行地址控制。
图13是图12所示第2区段允许写入信号发生电路10-3的具体结构电路图。如该图所示，根据来自行译码器2的地址信号XIXJ…XIBXJB，第2区段允许写入信号发生电路10-3产生用于控制各位线负载电路(I)-(N)的控制信号SWEI-SWEN。
如以上详细说明的，本发明备有阻抗控制装置，该装置根据位线方向地址来控制位线负载电路的阻抗，所以，能以简单的结构来减小由于被访问的存储单元位线位置不同所造成的位线振幅差。因此，能减小位线振幅与位线方向地址的相关性，能减小位线方向地址所造成的存取时间分散性。从而能提高存取速度。
再者，本发明可在写入总线周期的后半部分完成位线对的均衡动作，所以能加快存储器存取动作。

Claims (19)

1.半导体存储器，其特征在于包括：
与位线对相连接的数据存储用的多个存储单元；
存储单元选择装置，用于根据位线方向地址来选择上述存储单元；
位线负载电路，用于向上述位线对供给电位；
阻抗控制装置，用于根据上述位线方向地址来调整上述位线负载电路的阻抗；
对于由上述存储单元选择装置所选择的上述存储单元，通过上述位线对进行数据读出和写入操作。
2.如权利要求1所述的半导体存储器，其特征在于还包括：
控制信号生成装置，用于生成写入控制信号以便激励上述写入动作，根据该写入控制信号来调整上述位线负载电路的部分阻抗；
上述阻抗控制装置根据上述位线方向地址和上述写入控制信号的AND(与)运算结果使上述位线负载电路部分阻抗以外的剩余阻抗改变。
3.如权利要求1所述的半导体存储器，其特征在于：
具有多个位线对；以及
所述阻抗控制装置对已选择的位线对，根据上述位线方向地址来改变上述位线负载电路的阻抗，对于未被选择的位线对，使上述位线负载电路一直保持激励状态，而与位线方向地址及读出/写入操作无关。
4.如权利要求1所述的半导体存储器，其特征在于：
具有多个位线对；
所述阻抗控制装置根据上述位线方向地址来改变上述位线负载电路的阻抗，对于已选择的位线对，在写入动作时不管位线方向地址如何，均在该写入动作周期的后半部分对上述位线负载电路进行激励。
5.如权利要求1所述的半导体存储器，其特征在于：在上述位线对中的1个或1个以上的多个位置上设置上述位线负载电路，其阻抗能由上述阻抗控制装置根据上述位线方向地址来进行调整。
6.如权利要求3所述的半导体存储器，其特征在于：在上述位线对中的1个或1个以上的多个位置上设置上述位线负载电路，其阻抗能由上述阻抗控制装置根据上述位线方向地址来进行调整。
7.如权利要求4所述的半导体存储器，其特征在于：上述位线负载电路设置在上述位线对中的1个或1个以上的多个位置上，其阻抗能由上述阻抗控制装置根据上述位线方向地址来进行调整。
8.如权利要求1所述的半导体存储器，其特征在于：
上述位线负载电路设置在上述位线对的最上部和最下部两个位置上，
上述阻抗控制装置在对位于该位线对上部的上述存储单元进行存取时，使上述位线对最上部的上述位线负载电路的阻抗大于上述位线对最下部的上述位线负载电路的阻抗；而在对位于该位线对下部的上述存储单元进行存取时，使上述位线对最下部的上述位线负载电路的阻抗大于上述位线对最上部的上述位线上述位线负载电路的阻抗。
9.如权利要求3所述的半导体存储器，其特征在于：
上述位线负载电路设置在上述位线对最上部和最下部两个位置上；
上述阻抗控制装置在对位于该位线对上部的上述存储单元进行存取时，使上述位线对的最上部的上述位线负载电路的阻抗大于上述位线对最下部的上述位线负载电路的阻抗；而在对位于该位线对下部的上述存储单元进行存取时，使上述位线对最下部的上述位线负载电路的阻抗大于上述位线对最上部的上述位线负载电路的阻抗。
10.如权利要求4所述的半导体存储器，其特征在于：
上述位线负载电路设置在上述位线对的最上部和最下部两个位置上；
上述阻抗控制装置在对位于该位线对上部的上述存储单元进行访问时，使上述位线对的最上部的上述位线负载电路的阻抗大于上述位线对最下部的上述位线负载电路的阻抗；而在对位于上述位线对下部的上述存储单元进行访问时，使上述位线对最下部的上述位线负载电路的阻抗大于上述位线对最上部的上述位线负载电路的阻抗。
11.如权利要求1所述的半导体存储器，其特征在于：
上述位线负载电路设置在上述位线对的多个位置上；
上述阻抗控制装置控制与存取的位线方向地址相对应的上述位线负载电路的阻抗，使其大于其它位线负载电路的阻抗。
12.如权利要求3所述的半导体存储器，其特征在于：
上述位线负载电路设置在上述位线对的多个位置上；
上述阻抗控制装置控制与存取的位线方向地址相对应的上述位线负载电路的阻抗，使其大于其它位线负载电路的阻抗。
13.如权利要求4所述的半导体存储器，其特征在于：
上述位线负载电路设置在上述位线对的多个位置上；
上述阻抗控制装置控制与存取的位线方向地址相对应的上述位线负载电路的阻抗，使其大于其他位线负载电路的阻抗。
14.如权利要求1所述的半导体存储器，其特征在于：
上述位线负载电路由第1负载电路和第2负载电路构成，该第1负载电路和第2负载电路包括分别设置在上述位线对之间的、源与电源相连接的两个第1晶体管以及设置在这两个晶体管之间的两个第2晶体管；
利用上述阻抗控制装置对该第1负载电路和第2负载电路的阻抗的控制是通过使该晶体管导通或截止从而接通或断开电源和上述位线对来进行的。
15.如权利要求3所述的半导体存储器，其特征在于：
上述位线负载电路由第1负载电路和第2负载电路构成，该第1和第2负载电路包括分别设置在上述位线对之间的、源与电源连接的两个第1晶体管以及设置在这两个晶体管之间的两个第2晶体管；
利用上述阻抗控制装置对该第1负载电路和第2负载电路的阻抗的控制是通过使该晶体管导通或截止从而接通或断开电源和上述位线对来进行的。
16.如权利要求4所述的半导体存储器，其特征在于：
上述位线负载电路由第1负载电路和第2负载电路构成，该第1和第2负载电路包括分别设置在上述位线对之间的、源与电源相连接的两个第1晶体管和设置在这两个晶体管之间的两个第2晶体管；
利用上述阻抗控制装置对该第1负载电路和第2负载电路的阻抗的控制是通过使该晶体管导通或截止从而接通或断开电源和上述位线对来进行的。
17.如权利要求1所述的半导体存储器，其特征在于：上述阻抗控制装置通过在上述晶体管由MOSFEF组成时调整该MOS-FET的栅电位、在上述晶体管由双极型晶体管组成时调整该双极型晶体管的基极电位来对上述位线负载电路的阻抗进行控制。
18.如权利要求3所述的半导体存储器，其特征在于：利用上述阻抗控制装置通过在上述晶体管由MOSFET组成时调整该MOSFET的栅极电位、在上述晶体管由双极型晶体管组成时调整该极型晶体管的基极电位来对上述位线负载电路的阻抗进行控制。
19.如权利要求4所述的半导体存储器，其特征在于：
利用上述阻抗控制装置通过如下方式对上述位线负载电路的阻抗进行控制：在上述晶体管由MOSFET组成时调整该MOS-FET的栅电位；在上述晶体管由双极型晶体管组成时，调整该双极型晶体管的基极电位。
CN95102444A 1994-03-04 1995-03-03 半导体存储器 Expired - Fee Related CN1040593C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP3485294 1994-03-04
JP034852/94 1994-03-04

Publications (2)

Publication Number Publication Date
CN1117656A CN1117656A (zh) 1996-02-28
CN1040593C true CN1040593C (zh) 1998-11-04

Family

ID=12425715

Family Applications (1)

Application Number Title Priority Date Filing Date
CN95102444A Expired - Fee Related CN1040593C (zh) 1994-03-04 1995-03-03 半导体存储器

Country Status (4)

Country Link
US (2) US5574695A (zh)
KR (1) KR0153848B1 (zh)
CN (1) CN1040593C (zh)
TW (1) TW281804B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107705813A (zh) * 2016-08-08 2018-02-16 爱思开海力士有限公司 非易失性存储装置及其电阻补偿电路

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5574695A (en) * 1994-03-04 1996-11-12 Kabushiki Kaisha Toshiba Semiconductor memory device with bit line load circuit for high speed operation
US5757706A (en) * 1995-12-29 1998-05-26 Intel Corporation Dynamic leaker for bit line refresh
KR100206411B1 (ko) * 1996-06-27 1999-07-01 김영환 정적전류 감소를 위한 반도체 메모리 장치
JPH1027475A (ja) * 1996-07-08 1998-01-27 Oki Micro Design Miyazaki:Kk 半導体集積回路装置
JP3043680B2 (ja) * 1997-10-27 2000-05-22 日本電気アイシーマイコンシステム株式会社 半導体記憶回路
US5946264A (en) * 1998-10-30 1999-08-31 Stmicroelectronics, Inc. Method and structure for enhancing the access time of integrated circuit memory devices
US6735424B1 (en) * 2000-06-14 2004-05-11 The Regents Of The University Of California S-band low-noise amplifier with self-adjusting bias for improved power consumption and dynamic range in a mobile environment
JP2003109389A (ja) * 2001-09-28 2003-04-11 Fujitsu Ltd 半導体記憶装置
JP2004110871A (ja) * 2002-09-13 2004-04-08 Fujitsu Ltd 不揮発性半導体記憶装置
JP3816907B2 (ja) * 2003-07-04 2006-08-30 Ｎｅｃエレクトロニクス株式会社 表示データの記憶装置
US7257040B2 (en) * 2005-09-27 2007-08-14 Macronix International Co., Ltd. Fast pre-charge circuit and method of providing same for memory devices
CN110867201B (zh) * 2018-08-27 2022-03-25 龙芯中科技术股份有限公司 存储单元及多端口静态随机存储器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4928268A (en) * 1989-04-21 1990-05-22 Motorola, Inc. Memory using distributed data line loading

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3070239B2 (ja) * 1992-03-13 2000-07-31 日産自動車株式会社 電子制御アンテナシステム
KR970011971B1 (ko) * 1992-03-30 1997-08-08 삼성전자 주식회사 반도체 메모리 장치의 비트라인 프리차아지회로
US5574695A (en) * 1994-03-04 1996-11-12 Kabushiki Kaisha Toshiba Semiconductor memory device with bit line load circuit for high speed operation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4928268A (en) * 1989-04-21 1990-05-22 Motorola, Inc. Memory using distributed data line loading

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107705813A (zh) * 2016-08-08 2018-02-16 爱思开海力士有限公司 非易失性存储装置及其电阻补偿电路
CN107705813B (zh) * 2016-08-08 2021-02-23 爱思开海力士有限公司 非易失性存储装置及其电阻补偿电路

Also Published As

Publication number Publication date
CN1117656A (zh) 1996-02-28
KR0153848B1 (ko) 1998-12-01
TW281804B (zh) 1996-07-21
US5805515A (en) 1998-09-08
KR950027828A (ko) 1995-10-18
US5574695A (en) 1996-11-12

Similar Documents

Publication Publication Date Title
CN1040593C (zh) 半导体存储器
CN1300801C (zh) 半导体存储装置中执行部分阵列自更新操作的***和方法
CN1086836C (zh) 半导体存储器装置及其驱动装置
CN1034373C (zh) 能预激励的升压电路器件和半导体存储器
CN1140903C (zh) 半导体存储装置
CN1267929C (zh) 非易失性半导体存储装置
CN1510688A (zh) 半导体存储装置及其控制方法
CN1227668C (zh) 半导体存储器件以及在该器件中选择多条字线的方法
CN1581358A (zh) 存储器及其驱动方法
CN101038789A (zh) 非易失性相变存储设备和相关的编程－挂起－读取操作
CN1875429A (zh) 具有依赖邻近工作模式位线补偿的非易失性存储器及方法
CN1533574A (zh) 半导体存储装置
CN1959847A (zh) 具有可变驱动电压电路的相变随机存取存储器设备
CN1700473A (zh) 铁电体存储装置及其读出方法
CN1892904A (zh) 半导体存储器件
CN1819061A (zh) 存储器元件以及正确读取操作窗控制的方法
CN1637929A (zh) 铁电体随机存取存储器器件和驱动方法
CN1667752A (zh) 半导体存储装置
CN1822225A (zh) 半导体存储器件
CN1770317A (zh) 存储器
CN1577622A (zh) 存储器电路及包含其的显示装置和电子设备
CN1182938A (zh) 半导体电路装置
CN1302551C (zh) 半导体存储器件及其读出放大器部分
CN1747068A (zh) 非易失性存储装置以及非易失性存储装置的数据写入方法
CN1591684A (zh) 半导体存储器件

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 19981104

Termination date: 20120303