CN104051433A - 防止在半导体加工过程中产生蚀刻电弧的***和方法 - Google Patents
防止在半导体加工过程中产生蚀刻电弧的***和方法 Download PDFInfo
- Publication number
- CN104051433A CN104051433A CN201310302532.6A CN201310302532A CN104051433A CN 104051433 A CN104051433 A CN 104051433A CN 201310302532 A CN201310302532 A CN 201310302532A CN 104051433 A CN104051433 A CN 104051433A
- Authority
- CN
- China
- Prior art keywords
- layer
- semiconductor crystal
- crystal wafer
- dorsal part
- arc resistant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 76
- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000012545 processing Methods 0.000 title claims abstract description 21
- 239000000463 material Substances 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 17
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 44
- 239000013078 crystal Substances 0.000 claims description 35
- 238000010891 electric arc Methods 0.000 claims description 15
- 230000004888 barrier function Effects 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- -1 albronze Chemical compound 0.000 claims description 4
- 239000004411 aluminium Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 238000013459 approach Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 210
- 235000012431 wafers Nutrition 0.000 description 61
- 230000008569 process Effects 0.000 description 37
- 229920002120 photoresistant polymer Polymers 0.000 description 27
- 230000007547 defect Effects 0.000 description 11
- 239000004020 conductor Substances 0.000 description 9
- 238000000059 patterning Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 125000001309 chloro group Chemical group Cl* 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000005286 illumination Methods 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000012634 fragment Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 238000002309 gasification Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920000052 poly(p-xylylene) Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本公开提供了一种防止在半导体晶圆背侧的加工过程中产生电弧的方法。本方法包括在背侧上方沉积介电层以及在介电层上方沉积抗电弧层。抗电弧层是导电层，但不用于传导信号或电能。方法进一步包括蚀刻穿过半导体晶圆的多个材料层的开口。开口露出位于半导体晶圆的前侧的导电层。此外，本方法包括在开口中沉积导电层，以形成穿过晶圆的互连件。本文也公开了根据本方法制造的半导体晶圆。
Description
背景技术
半导体集成电路工业在过去的几十年间经历了快速的发展。半导体材料和设计的技术进步制造了越来越多的更小且更复杂的电路。由于与加工和制造相关的技术也经历了技术的进步，使这些材料和设计的进步成为可能。在半导体的发展过程中，单位区域中的互连器件的数量在增加，而能够稳定制造的最小组件的尺寸在减小。此外，开发出各种封装技术以减小封装半导体的尺寸。
已经发展的技术中的一种是背侧加工，诸如用于背侧图像传感器生产中的技术。除了其他优点，背侧加工允许将半导体晶圆的前侧和背侧电连接。但是，背侧加工过程中，会出现诸如电弧的某些问题。因此，现有背侧加工技术总体上满足了它的预期目的，但并没有在所有方面均完全满足预期目的。
发明内容
为解决上述问题，本发明提供了一种半导体晶圆，包括：衬底，衬底具有前侧和背侧；至少一个电路元件，位于前侧上或前侧上方；多个材料层，位于背侧上方，其中，多个材料层包括：第一材料层，位于衬底的背侧上方；以及抗电弧层，放置在第一材料层上方，以使抗电弧层在第一材料层上方提供导电表面。
其中，第一材料层是介电层。
其中，抗电弧层是金属层。
该半导体晶圆进一步包括开口，位于抗电弧层、第一材料层、和衬底中，使得能够从背侧接近衬底的前侧。
其中，抗电弧层提供的导电表面在半导体晶圆的范围内基本上是均匀的。
其中，抗电弧层的厚度小于约700埃。
其中，抗电弧层包括铝、铜铝合金、铜、钽、钛、氮化钛、钨、多晶硅、金属硅化物、和它们的组合中的一种。
该半导体晶圆进一步包括势垒层，设置在衬底的背侧和第一材料层之间。
其中，抗电弧层由导电材料制成且不是导电功能层。
此外，还提供了一种方法，用于防止在半导体晶圆的背侧的加工过程中产生电弧，方法包括以下步骤：在背侧上方沉积介电层；在介电层上方沉积抗电弧层；穿过半导体晶圆的多个材料层蚀刻开口，以露出位于半导体晶圆的前侧上的导电层。
该方法进一步包括：在开口中沉积导电材料，导电材料与位于背侧上的抗电弧层相接触。
该方法进一步包括：在蚀刻开口之后至少去除抗电弧层的一部分。
其中，抗电弧层是导电材料层。
其中，抗电弧层包括铝、铜铝合金、铜、钽、钛、氮化钛、钨、多晶硅、金属硅化物、和它们的组合中的一种。
其中，抗电弧层的厚度为约600埃。
其中，抗电弧层的厚度小于约600埃。
其中，蚀刻开口进一步包括：执行第一蚀刻工艺，第一蚀刻工艺去除抗电弧层的露出部分；以及执行第二蚀刻工艺，第二蚀刻工艺去除介电层的露出部分、半导体晶圆的衬底的露出部分、和沉积在半导体晶圆的前侧上的层间介电层。
此外，还提供了一种方法，用于防止在半导体晶圆的背侧的加工过程中产生电弧，方法包括以下步骤：在背侧上方沉积介电层；在介电层上方沉积抗电弧层；穿过半导体晶圆的多个材料层蚀刻开口，以露出位于半导体晶圆的前侧上的导电层；以及在开口中沉积导电层，以形成穿过晶圆的互连件。
其中，抗电弧层是不用于提供电信号或电源的金属层。
该方法进一步包括图案化导电层。
附图说明
结合附图可以通过接下来的细节描述更好的理解本公开的各个方面。应该强调，结合工业中的标准时间，附图的各个部件没有按尺寸画出。事实上，为了清楚的讨论，各个部件的尺寸可以任意的增加或减小。
图1A、图1B、图1C、图1D、和图1E是在形成背侧焊盘过程中的半导体晶圆加工的截面图。
图2A、图2B、图2C、图2D、图2E、图2F、和图2G是根据本公开的实施例在形成背侧焊盘的过程中半导体晶圆加工的截面图。
图3是根据本公开的实施例的在半导体晶圆背侧的加工过程中防止电弧的方法的流程图。
以上附图中公开的各个部件的简略描绘将使本领域普通技术人员在阅读以下细节描述时更清楚。不同图中的部件描述通常在两个或多个图之间，相同的符号用于清楚的描述。但并不用于限制对于部件的理解。
具体实施方式
应该理解，以下公开内容提供了许多用于实施所公开的不同特征的不同实施例或实例。以下描述组件和配置的具体实例以简化本发明。当然，这仅仅是实例，并不是用于限制本发明。而且，在以下描述中，第一部件形成在第二部件上方或者之上可以包括第一部件和第二部件直接接触的实施例，还可以包括在第一部件和第二部件之间***有附加部件，从而使得第一部件和第二部件不直接接触的实施例。为了简化和清晰的目的，各个部件可以以不同比例任意绘制。
此外，空间关联词，诸如“在…下面”，“在…之下”，“在…上面”，“在…之上”和其他在此可以用于灵活的描述一个元件或描述图中部件的其他元件或部件的关系。空间连接词用于包含表明使用中器件包括的不同方向，或图中描述的操作另外的方向。例如，如果翻转图中的器件，元件被描述为在另一个元件或部件“之下”或“下面”并将定向的在另一个元件或部件的“上面”。因此，实例性的词“在…之下”可以包含定向的在上面和在下面。器件可以在其他方向上定向（旋转90度或在其他方向）且空间链接描述在此同样可以用于相应的解释。
图1A、图1B、图1C、图1D、和图1E是在形成背侧焊盘过程中的经历了或正在经历多个工艺或工艺步骤的集成电路晶圆100的片段截面图。如图1A的描述，晶圆100包括衬底102。如图所示，衬底102是包含硅的半导体衬底。可选的，衬底102包括另一种元素半导体，诸如锗和/或金刚石；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP的合金半导体；或它们的任意组合。衬底102可以是绝缘体上半导体（SOI）。衬底102可以包括掺杂的外延层、梯度半导体层、和/或覆盖不同类型其他半导体层的半导体层，诸如，硅锗层上的硅层。根据集成电路晶圆100的设计需要，衬底102可以是p型衬底或n型衬底。
衬底102具有前侧和背侧。前侧支持电路元件（诸如晶体管、电阻器、电容器、和二极管、以及用于这些元件的电接触）的形成。衬底102的前侧上是第一层间介电（ILD）层104。第一ILD层104上方是包括两个材料层（第一导电层106和第二导电层108）的导电部件。导电层106和导电层108形成位于衬底102的前侧上的电控制和供电***的一部分。在一些实施例中，仅使用一个导电层106，而在示例性实施例中，第一导电层106也可以用来提升导电层108的附着。导电层106和导电层108可以由金属、掺杂多晶硅、或其他导体形成。导电层106和导电层108可以通过包括物理汽相沉积（PVD）、化学汽相沉积（CVD）、或它们任意的组合的多种工艺形成。其他形成导电层106和导电层108的制造技术可以包括光刻工艺和蚀刻，以图案化导电材料层。
如图所示，第二ILD层110沉积在图案化的导电层106和108上方。第一ILD层104和第二ILD层110可以包括二氧化硅、氮化硅、氮氧化硅、TEOS氧化物、磷硅酸玻璃（PSG）、硼磷硅酸玻璃（BPSG）、氟化硅玻璃（FSG）、碳掺杂二氧化硅、黑金刚石（Applied Materials of Santa Clara,California）、干凝胶、气化胶、非晶氟化碳、聚对二甲苯、BCB（双苯环丁烯）、SiLK（Dow,Chemical,Midland,Michigan）、聚酰亚胺、其他合适的材料、或它们任意的组合。在一些实施例中，ILD层104和ILD层110的一个或两个均具有多层结构。ILD层104和ILD层110可以通过诸如旋涂、CVD、溅射、或其他合适的工艺形成。
IC晶圆100的背侧上是多个附加材料层。如图所示，势垒层112沉积在衬底102的背侧上方。在示例性实施例中，势垒层112是氮化硅层。在势垒层112的上方是介电层114，在示例性实施例中，介电层114是二氧化硅层。如图所示，在介电层114沉积前实施蚀刻工艺，以在势垒层112中和衬底102中形成开口。形成此开口，以使介电层114的一部分与在衬底102中且从衬底102的前侧形成的浅沟槽隔离（STI）结构116相接触。
在图1B中，光刻胶层118沉积在介电层114的表面上方。光刻胶层118可以是正性光刻胶或负性光刻胶。其可以旋涂在介电层114上并在接下来进行软烘烤工艺。在光刻掩膜对齐且光刻胶层118暴露于光刻辐射之下后，显影光刻胶层118，以形成用于图像化至少一个覆盖层（诸如，介电层114）的开口。开口120如图1C所示。
图1D描述了使用图案化的光刻胶层118作为蚀刻掩膜的蚀刻工艺的结果。如图所示，蚀刻工艺是干式蚀刻工艺，诸如，等离子体蚀刻。该蚀刻工艺通过介电层114、STI结构116、和第一ILD层104蚀刻开口、或延伸开口120，以露出位于衬底102前侧的导电层106的一部分。因此，蚀刻工艺形成开口，从而允许从衬底102的背侧接近（access）衬底102前侧上的一些部件。
在图1E中，用作蚀刻掩膜的光刻胶层118的保留部分已经从介电层114的表面处去除。在去除光刻胶层118后，在介电层中出现多个缺陷。在图1E中，这些缺陷是电弧缺陷122。电弧缺陷122可以通过介电层114的某些区域中的电子累积而导致，从而减小从晶圆100处获得的有用管芯的产量。
图2A、图2B、图2C、图2D、图2E、图2F、和图2G是在背侧加工过程中的已经经历的或正在经历的多个工艺或工艺步骤的集成电路晶圆200的片段截面图。如图所示，晶圆200是背侧照明图像传感器的晶圆，但其他实施例可以不是图像传感器。晶圆200共享多个以上描述的与图1A、1B、1C、1D、和1E的IC晶圆100相连接的部件。例如，晶圆200包括具有前侧和背侧的衬底102，两侧均具有在其上的多个材料层。多个材料层包括在其上的具有第一导电层106和第二导电层108的第一ILD层104。并且第二ILD层110覆盖导电层106和108。
在衬底102的背侧上是势垒层112、和介电层114。在势垒层112中具有开口，以使介电层的一部分与衬底102相接触。此外，在衬底102中具有开口，以使介电层114也与在衬底102的前侧中形成且部分延伸穿过的STI结构116相接触。在一些实施例中，不存在允许介电层114与STI结构相接触的开口。在一些实施例中，这些层的材料可以与之前讨论的包括在图1A、图1B、图1C、图1D、和图1E中的IC晶圆100的材料实质上相似。
与图1A、图1B、图1C、图1D、和图1E中的晶圆100不同，晶圆200进一步包括沉积在晶圆200的背侧上的介电层114上方的抗电弧层（anti-arcing layer）202。为提供穿过晶圆200的整体上均匀的电势表面，抗电弧层202由导电材料制成。在示例性实施例中，抗电弧层202是钽金属层。其他实施例可以由氮化钽、铝、铜铝合金、铜、钛、氮化钛、钨、多晶硅、金属硅化物、或它们任意的组合制成。一些实施例由导电多晶硅层制成。在示例性实施例中，抗电弧层202的钽通过CVD工艺沉积且具有约600埃的厚度。在其他实施例中，可以使用诸如原子层沉积、溅射、PVD、或其他的另一种工艺。此外，在其他实施例中，抗电弧层202的厚度可以更厚或更薄。例如，在一些实施例中，抗电弧层202的厚度可以小于600埃。在晶圆200的示例性实施例中，抗电弧层202薄于在晶圆200中使用的其他导电层。这主要是由于抗电弧层202不需要能导电或传导信号。所以在类似于所描述的一些实施例中，抗电弧层202不是电功能层。
图2B描述了作为光刻工艺的一部分的光刻胶层118覆盖抗电弧层202。因此，为图案化一个或多个在下面的层，光刻胶层118在某一区域中露出以提供一个或多个开口。图2C描述了去除作为描述的光刻胶层118一部分的光刻步骤的结果。开口120提供了一个窗口，由此可以使用进一步的工艺以图案化位于光刻胶层118以下的层，包括在光刻胶层118中通过开口120露出的抗电弧层202。
在图2D中，晶圆200的背侧暴露于蚀刻工艺，以去除抗电弧层202的露出部分。这类蚀刻工艺可以是湿式蚀刻工艺或干式蚀刻工艺。在示例性的实施例中，使用氯基干式蚀刻工艺以去除抗电弧层202的露出部分，从而延伸开口120。在其他实施例中，可以使用BCl3或者其他蚀刻剂。在给出的实施例中，可以通过用于形成抗电弧层202的特定导电材料决定使用的特定蚀刻剂。
图2E描述了附加蚀刻工艺的结果。这类附加蚀刻工艺使用图案化的光刻胶层118作为掩膜，去除介电层114的露出部分、STI结构116的后露出部分（then-exposed portion）、及第一ILD层104的后露出部分。附加蚀刻工艺进一步延伸开口120，通过在光刻胶层118中的开口成形，允许与后露出的第一导电层106的下侧相接触。在接下来的工艺步骤中，为了使电源或控制信号在晶圆200的前侧上形成，电导体沉积在开口120（在介电层114、STI结构116、和ILD层104内制造）内。附加蚀刻工艺可以是干式蚀刻或湿式蚀刻。在示例性实施例中，使用CF4基的干式蚀刻。在另一个实施例中，使用C4F8，而其他蚀刻剂和蚀刻剂的组合可以在进一步的实施例中使用。
如图所示，图2D和图2E中，单一光刻胶层118用于图案化抗电弧层202以及在下面的绝缘层（即，介电层114、STI结构116、和第一ILD层104）。但是，在一些实施例中，一个光刻胶层用于图案化抗电弧层202，第二光刻胶层用于图案化在下面的绝缘层。进一步的，在此类实施例中，在一个光刻胶层中形成的开口可以与第二光刻胶层中形成的开口不同。在又一些实施例中，为了在抗电弧层202、介电层114、STI结构116、和ILD层104中提供开口120，诸如氧化物层或氮氧化物层的掩膜层可以用于代替光刻胶层或作为附加的光刻胶层。在示例性实施例中，开口120用于允许形成穿过晶圆的互连件，从而将在晶圆200前侧上的器件电连接至背侧上的器件。
在图2F中，去除用作蚀刻掩膜的光刻胶层118。在图1E中，电弧缺陷122与晶圆100相接触，在图2F中没有此类缺陷的描述。抗电弧层202提供的导电表面通过用作电磁干扰屏蔽层（预防发生在电弧缺陷122中的等离子体引起的损坏）可以避免一些或所有此类的发生的电弧缺陷。为了预防或减少这些电弧缺陷，抗电弧层202可以在晶圆200布局中的特定位置中避免电子的积累。例如，在一些实施例中，在一些工艺中使用抗电弧层202将电弧缺陷比率从约30%-50%减小到约0%。相对于如图1A、图1B、图1C、图1D、和图1E中的类似晶圆100的每个晶圆的产量，这可以在大量诸如晶圆200的加工过程中增加每个晶圆的产量。在一些晶圆200的实施例中，保留抗电弧层202并在必要时进行图像化以形成目标集成电路。但是，在如图2G所描述的实施例中，在其他工艺步骤（诸如，在介电层114中的开口内沉积导电层等）实施后去除抗电弧层202。
图3是在半导体加工过程中用于预防蚀刻电弧（etch arcing）缺陷的方法300的流程图。图3中的流程图的方法300包括多个步骤。在一些实施例中，方法包括附加的步骤。附加步骤可以在示例性步骤之前、之后、和之间发生。方法包括步骤302，半导体加工工具用于将介电层沉积在被加工晶圆的背侧上方。被加工晶圆可以具有沉积在衬底上的多个图案化层，以形成位于晶圆前侧的集成电路。在步骤304中，相同的工具或不同的工具用于将抗电弧层沉积在被加工晶圆背侧上方。在导电层沉积在晶圆背侧上方后，为了能够穿过衬底102形成穿过晶圆的互连件，一个或多个蚀刻工具和/或工艺用于在抗电弧层、介电层、和衬底中形成开口。
为了更好的描述方法300，现将参考图2A、图2B、图2C、图2D、图2E、图2F和图2G中所描述的晶圆200。例如，在势垒层112中形成开口且穿过衬底102的一部分后，在晶圆200背侧上方沉积介电层114。在一些实施例中，在介电层114沉积前可以不形成这类开口。介电层114是通过CVD工艺形成的氧化物层。
在介电层114上方，抗电弧层202是通过另一种CVD工艺沉积的钽层。可以通过多个光刻步骤和蚀刻步骤在抗电弧层202中形成开口。如图2B、图2C、图2D和图2E中的描述，光刻胶层118沉积在抗电弧层202上方且图案化以形成开口。通过氯基干式蚀刻工艺去除抗电弧层202的一部分（通过形成光刻胶层118中的开口露出的部分）。这类氯基干式蚀刻工艺去除抗电弧层202的露出部分以及介电层114的露出部分。第二干式蚀刻工艺使用CF4作为蚀刻剂用于去除介电层114、STI结构116、及ILD层104的一部分。在这两个蚀刻工艺之后，如图2E所示，露出导电层106，以使晶圆200的背侧可接入。然后，可以去除光刻胶层118。此外，在一些实施例中，在进一步的工艺之前去除抗电弧层的保留部分。此类进一步的工艺可以包括沉积导电材料以形成连接晶圆背侧和前侧的互连件。在一些实施例中，附加的蚀刻工艺用于去除描述的层或去除在这类实施例中未描述但包括在其他实施例里的层。
图3的方法300可以用在背侧照明图像传感器的生产中以形成用于电连接每个传感器背侧与前侧的背侧焊盘。但是，方法300可以应用于背侧处理情况的宽阵列（wide array）中，并且不应理解为限制于背侧照明传感器的实施例。
本公开提供了许多不同的实施例。例如，包括一种含衬底的半导体晶圆。衬底具有前侧和背侧，且背侧具有多个在其上的材料层。多个材料层包括位于衬底背侧上方的第一材料层和放置在第一材料层上方的抗电弧层。抗电弧层在第一材料层上方提供基本上均匀的导电表面。
在另一个实例中，本公开包括一种用于在半导体晶圆背侧的加工过程中预防电弧的方法。方法包括在背侧上方沉积介电层以及在介电层上方沉积抗电弧层。方法进一步包括蚀刻穿过半导体晶圆的多个材料层的开口，以露出位于半导体晶圆的前侧上的导电层。实例进一步包括在开口中沉积导电层的步骤以形成穿过晶圆的互连件。
本领域普通技术人员可以理解本公开中所讨论的实施例的多种变形。变形可以理解为在本公开的范围和精神内。
Claims (10)
1.一种半导体晶圆，包括：
衬底，所述衬底具有前侧和背侧；
至少一个电路元件，位于所述前侧上或所述前侧上方；
多个材料层，位于所述背侧上方，其中，所述多个材料层包括：
第一材料层，位于所述衬底的所述背侧上方；以及
抗电弧层，放置在所述第一材料层上方，以使所述抗电弧层在所述第一材料层上方提供导电表面。
2.根据权利要求1所述的半导体晶圆，其中，所述第一材料层是介电层。
3.根据权利要求1所述的半导体晶圆，其中，所述抗电弧层是金属层。
4.根据权利要求1所述的半导体晶圆，进一步包括开口，位于所述抗电弧层、所述第一材料层、和所述衬底中，使得能够从所述背侧接近所述衬底的前侧。
5.根据权利要求1所述的半导体晶圆，其中，所述抗电弧层提供的所述导电表面在所述半导体晶圆的范围内基本上是均匀的。
6.根据权利要求1所述的半导体晶圆，其中，所述抗电弧层的厚度小于约700埃。
7.根据权利要求1所述的半导体晶圆，其中，所述抗电弧层包括铝、铜铝合金、铜、钽、钛、氮化钛、钨、多晶硅、金属硅化物、和它们的组合中的一种。
8.根据权利要求1所述的半导体晶圆，进一步包括势垒层，设置在所述衬底的所述背侧和所述第一材料层之间。
9.一种方法，用于防止在半导体晶圆的背侧的加工过程中产生电弧，所述方法包括以下步骤：
在所述背侧上方沉积介电层；
在所述介电层上方沉积抗电弧层；
穿过所述半导体晶圆的多个材料层蚀刻开口，以露出位于所述半导体晶圆的前侧上的导电层。
10.一种方法，用于防止在半导体晶圆的背侧的加工过程中产生电弧，所述方法包括以下步骤：
在所述背侧上方沉积介电层；
在所述介电层上方沉积抗电弧层；
穿过所述半导体晶圆的多个材料层蚀刻开口，以露出位于所述半导体晶圆的前侧上的导电层；以及
在所述开口中沉积导电层，以形成穿过晶圆的互连件。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/802,732 | 2013-03-14 | ||
| US13/802,732 US8791571B1 (en) | 2013-03-14 | 2013-03-14 | System and method for preventing etch arcing during semiconductor processing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104051433A true CN104051433A (zh) | 2014-09-17 |
| CN104051433B CN104051433B (zh) | 2017-06-13 |
Family
ID=51212100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310302532.6A Active CN104051433B (zh) | 2013-03-14 | 2013-07-15 | 防止在半导体加工过程中产生蚀刻电弧的***和方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8791571B1 (zh) |
| CN (1) | CN104051433B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106405372A (zh) * | 2016-08-22 | 2017-02-15 | 上海华力微电子有限公司 | 一种避免电子束扫描过程中产生电弧放电的缺陷检测方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11251100B2 (en) * | 2019-09-25 | 2022-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure having an anti-arcing pattern disposed on a passivation layer and method of fabricating the semiconductor structure |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717485B2 (en) * | 2002-02-19 | 2004-04-06 | Hewlett-Packard Development Company, L.P. | Interference signal decoupling using a board-level EMI shield that adheres to and conforms with printed circuit board component and board surfaces |
| US20060108653A1 (en) * | 2004-11-20 | 2006-05-25 | Jae-Bon Koo | Preventing substrate deformation |
| US20090071603A1 (en) * | 2007-09-14 | 2009-03-19 | Samsung Electro-Mechanics Co., Ltd. | Method of manufacturing printed circuit board and electromagnetic bandgap structure |
| TW201216437A (en) * | 2010-10-08 | 2012-04-16 | Universal Scient Ind Co Ltd | Chip level EMI shielding structure and manufacture method thereof |
| CN102695405A (zh) * | 2011-03-23 | 2012-09-26 | 环旭电子股份有限公司 | 晶圆级电磁防护结构及其制造方法 |
| CN102856247A (zh) * | 2011-06-30 | 2013-01-02 | 中芯国际集成电路制造(上海)有限公司 | 一种背面硅通孔制作方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0605576D0 (en) * | 2006-03-20 | 2006-04-26 | Oligon Ltd | MEMS device |
| US8363860B2 (en) * | 2009-03-26 | 2013-01-29 | Analog Devices, Inc. | MEMS microphone with spring suspended backplate |
| US8610229B2 (en) | 2011-04-14 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Sidewall for backside illuminated image sensor metal grid and method of manufacturing same |
-
2013
- 2013-03-14 US US13/802,732 patent/US8791571B1/en active Active
- 2013-07-15 CN CN201310302532.6A patent/CN104051433B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717485B2 (en) * | 2002-02-19 | 2004-04-06 | Hewlett-Packard Development Company, L.P. | Interference signal decoupling using a board-level EMI shield that adheres to and conforms with printed circuit board component and board surfaces |
| US20060108653A1 (en) * | 2004-11-20 | 2006-05-25 | Jae-Bon Koo | Preventing substrate deformation |
| US20090071603A1 (en) * | 2007-09-14 | 2009-03-19 | Samsung Electro-Mechanics Co., Ltd. | Method of manufacturing printed circuit board and electromagnetic bandgap structure |
| TW201216437A (en) * | 2010-10-08 | 2012-04-16 | Universal Scient Ind Co Ltd | Chip level EMI shielding structure and manufacture method thereof |
| CN102695405A (zh) * | 2011-03-23 | 2012-09-26 | 环旭电子股份有限公司 | 晶圆级电磁防护结构及其制造方法 |
| CN102856247A (zh) * | 2011-06-30 | 2013-01-02 | 中芯国际集成电路制造(上海)有限公司 | 一种背面硅通孔制作方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106405372A (zh) * | 2016-08-22 | 2017-02-15 | 上海华力微电子有限公司 | 一种避免电子束扫描过程中产生电弧放电的缺陷检测方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104051433B (zh) | 2017-06-13 |
| US8791571B1 (en) | 2014-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20210384351A1 (en) | Semiconductor device integrating backside power grid and related integrated circuit and fabrication method | |
| US7936052B2 (en) | On-chip RF shields with backside redistribution lines | |
| US9390973B2 (en) | On-chip RF shields with backside redistribution lines | |
| US8853830B2 (en) | System, structure, and method of manufacturing a semiconductor substrate stack | |
| US8415806B2 (en) | Semiconductor structure and method for manufacturing the same | |
| US8415750B2 (en) | Semiconductor device and method of fabricating the same | |
| CN113345857B (zh) | 半导体元件及其制备方法 | |
| CN108231670B (zh) | 半导体元件及其制作方法 | |
| KR20100122701A (ko) | 반도체 소자의 제조방법 | |
| CN105023908A (zh) | 复合接触插塞结构及其制造方法 | |
| US7790611B2 (en) | Method for FEOL and BEOL wiring | |
| TWI671852B (zh) | 用於共用基板的電路的隔離結構 | |
| TWI734970B (zh) | 使用阻擋遮罩所形成之具有心軸切口的多重圖案化 | |
| US10985103B2 (en) | Apparatus and method of forming backside buried conductor in integrated circuit | |
| US9059180B2 (en) | Thick bond pad for chip with cavity package | |
| CN108831859A (zh) | 通孔的制造方法 | |
| TW201933535A (zh) | 藉由裝置隔離結構之後單一層轉移製造所形成的裝置及方法 | |
| EP3082161B1 (en) | Method of forming inter-level dielectric structures on semiconductor devices | |
| CN104051433A (zh) | 防止在半导体加工过程中产生蚀刻电弧的***和方法 | |
| CN109216268A (zh) | 制造半导体装置的方法 | |
| US20140117442A1 (en) | Semiconductor structure | |
| US7572694B2 (en) | Method of manufacturing a semiconductor device | |
| TW202101748A (zh) | 半導體裝置及其形成方法 | |
| CN110473826B (zh) | 半导体结构的制造方法 | |
| CN117995764A (zh) | 改善后段截断填充空隙的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |