CN104050119A

CN104050119A - 用于数据总线的考虑串扰的解码

Info

Publication number: CN104050119A
Application number: CN201410216261.7A
Authority: CN
Inventors: O·B·欧陆瓦菲米; C·斯瑞拉玛; S·H·霍尔; M·W·莱迪治; J·A·米克斯; P·G·休雷; E·J·怀特
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2013-03-15
Filing date: 2014-03-17
Publication date: 2014-09-17
Anticipated expiration: 2034-03-17
Also published as: EP2778940A3; EP2778940B1; CN104050119B; EP2778940A2

Abstract

本申请公开了用于数据总线的考虑串扰的解码。本文中描述了用于解码编码的数据的技术。根据本技术的设备的示例包括耦合到多个信号线路的接收信令模块。所述接收信令模块包括接收机以接收在总线的多个信号线路上的多个编码的线路电压或电流，其中所述多个编码的电压中的每一个对应于数据的加权和。所述信令模块包括比较器以确定在单位时间间隔处的每一个线路的电压水平并且将所述电压水平转换为数字值。所述信令模块包括将所述数字值与数字比特流相关联的查找表。

Description

用于数据总线的考虑串扰的解码

技术领域

本发明一般地涉及用于减小计算设备中的信号线路之间的串扰的技术。更具体地，本发明描述了减小数据总线的信号线路之间的串扰的解码技术。

背景技术

现代计算设备继续在更小的设备底座内包括不断增长的数目的组件。由于底座体积减小，组件之间的数据总线的路由密度增加，其引起了数据总线的信号线路之间的串扰噪声的相应的增加。串扰趋向于降低总线性能，其趋向于限制数据总线可以成功地在组件之间转移数据的数据速率。减小数据总线中的串扰的一种方式是增加信号线路间距，其限制了可以达到的小型化的程度。

附图简要说明

图1是具有减小串扰的信令模块的计算***的示例的框图。

图2是示出总线的驱动和接收端处的信令模块对的示例的框图。

图3是编码器使用的编码过程的图。

图4是N输入编码器使用的编码矩阵W，其中N对应于该编码器控制的信号线路的数目。

图5是解码器使用的解码过程的图。

图6是N输入编码器使用的解码矩阵I，其中N对应于耦合到该解码器的信号线路的数目。

图7是包括比较器和查找表的解码器的框图。

图8是用于给定信号线路的比较器的图。

图9表示了用来转换从比较器提供的数字值并恢复数字数据的查找表。

图10是概述用于解码编码信号的方法的过程过程流程图。

详细说明

本文中公开的主题涉及用于在数字***的组件之间传送信息的信令技术，例如，主板上的存储器总线。组件中的每一个可以包括具有编码块的输入/输出(I/O)发射机以及具有解码块的I/O接收机。组件之间被发送的信号被编码和解码，以使串扰的负面影响被移除或明显地减小，并且信号质量被增强。本文中公开的信令技术提供了在封装、印刷电路板(PCB)、多芯片模块(MCM)和多芯片封装(MCP)上的路由密度和总线速度的显著提高。增加路由密度和总线速度使得更多的功能能够被设计到更小的体积中，并且帮助促进根据摩尔定律的计算机性能的增长。

在下面的说明书和权利要求中，可以使用术语“耦合”和“连接”以及它们的衍生词。应被理解的是这些术语并非意在作为彼此的同义词。相反地，在特定实施例中，“连接”可以被用来表示两个或多个元件互相之间是直接物理或电联系的。“耦合”可以表示两个或多个元件互相之间是直接物理或电联系的。然而，“耦合”也可以表示两个或多个元件互相之间不是直接联系的，但还是互相之间协作或者交互。

图1是具有减小串扰的信令模块的计算***100的示例的框图。计算***100可以是，例如，移动电话、膝上型计算机、超极本、台式计算机、服务器或平板计算机等。计算***100可以包括适于执行存储的指令的处理器102，以及存储可由处理器102执行的指令的存储器设备104。处理器102可以是单核处理器、多核处理器、计算簇或任何数目的其他配置。处理器102可以被实施为复杂指令集计算机(CSIC)或精简指令集计算机(RSIC)处理器、x86指令集可计算处理器、多核或任何其他微处理器或中央处理单元(CPU)。在一些实施例中，处理器102包括双核处理器、双核移动处理器等。

存储器设备104可以包括随机存取存储器(例如，SRAM、DRAM、零电容器RAM、SONOS、eDRAM、EDO RAM、DDR RAM、RRAM、PRAM等)、只读存储器(例如，屏蔽ROM、PROM、EPROM、EEPROM等)、闪存或任何其他合适的存储器***。存储器设备104可以被用来存储计算机可读指令，当被处理器执行时，该计算机可读指令指导处理器完成根据本文中描述的实施例的多种操作。

计算***100还可以包括处理计算机产生的图形的图形处理器106。图形处理器106被配置为处理涉及将被送到显示器(没有被示出)的图形的生成的存储器。显示器可以是计算***100的内置组件，外部地被连接到计算***100。计算***100还可以包括被用来连接和控制附加I/O设备(没有被示出)的I/O中枢108，例如网络接口控制器、存储器存储设备、用户输入设备等。被耦合到I/O中枢108的I/O设备可以是计算***100的内置组件，或者可以是外部地被连接到计算***100的设备。

计算***100还可以包括操控处理器102、存储器104、图形处理器106和I/O中枢110之间的通信的存储器控制器中枢110。计算***100的多个组件之间的通信可以在多种数据总线上实现。例如，图形处理器106可以通过图形总线112被耦合到存储器控制器110。存储器104可以通过存储器总线114被耦合到存储器控制器110。处理器102和存储器控制器110之间的数据总线可以被称作前侧总线116。存储器控制器110与I/O中枢之间的数据总线可以被称作内部总线118。

在一些实施例中，处理器102、图形处理器106、存储器设备104、存储器控制器110和I/O中枢108可以是耦合到主板的单独的集成电路芯片。在一些实施例中，处理器102、图形处理器106、存储器设备104、存储器控制器110和I/O中枢108中的一个或多个可以被包括在多芯片模块(MCM)、多芯片封装(MCP)或片上***(SOC)中。基于具体实施的设计考虑，总线112、114、116、118中的一个或多个的信号线路可以至少部分地被安排在一个或多个电路板上。

计算***100还包括促使耦合到各自总线的组件之间的数字通信的信令模块120。每一信令模块120接收数字数据并产生在多个总线的信号线路上传播的信号。如下面进一步解释的，信号被发送信令模块编码，并被接收信令模块以减小数据总线的信号线路之间的串扰的影响的方式来解码。各个信令模块120可以被耦合到或被包括在计算设备100的任何组件中，计算设备100在使用单端通信的数据总线上发送数据。例如，信令模块可以被包括在处理器102、图形处理器106、存储器设备104、存储器控制器110和I/O中枢108等之中。

应当理解图1的框图不意在表示计算***100包括图1中显示的全部组件。相反地，计算***100可以包括更少的或图1中没有描述的额外组件。此外，组件可以被耦合到根据任何合适的***架构的另一个组件，包括图1中显示的***架构或使用数据总线以促成组件之间的单端通信的任何其他合适的***架构。例如，本技术的实施例还可以被实施为任何合适的电子设备，包括超紧凑形状因子设备，例如片上***(SOC)和多芯片模块。其还可以被使用在计算机内部或外部的被用来从一点到另一点携带数字信息的任何电缆上。例如，本技术的实施例可以被用于连接磁盘驱动器。

图2是显示总线的驱动和接收端处的信令模块对的示例的框图。特别地，图2显示了通过包括N条信号线路的数据总线200可通信地耦合的两个信令模块120，此处N可以是任何合适的数字，包括但不限于2、4、16、32、64或128。在一些实施例中，信号线路是被至少部分地安排在电路板上的带状线路或微带状线路。在一些实施例中，信号线路是被至少部分地设置在SOC、多芯片模块或一个或多个电缆中。为了当前说明的目的，本文中信令模块120被称作发送模块202和接收模块204。为了清楚起见，发送模块202被显示为包括发送中使用的组件，同时接收模块204被显示为包括接收中使用的组件。但是，应当理解，在一些实施例中，每一个信令模块120将包括用于通过数据总线发送和接收数据的组件。

发送模块202包括用于编码将在总线200上被发送的数字比特流的一个或多个编码器206。编码器206包括用于接收来自电子组件(没有被示出)的数字编码的数据的多个数字输入。到编码器206的数字输入在图2中被称作“数据A”到“数据N”。编码器206的输出被耦合到多个发射机208，其每一个接收来自编码器206的信号并且在其各自的信号线路上发送相应的信号。编码器206以这样的方式编码在总线200上发送的数据，使得串扰的负面影响被移除并且信号质量被增强。例如，对应于二进制数据的单个比特的比特信息被提供给编码器206并且被扩散在四个信号线路之间。这以多个方式帮助了最小化串扰。例如，由于发送的信号的量级正被减小，信号线路之间的串扰的量级可以被减小。此外，作为编码过程的结果，在一些情况中，信号线路上携带的信号可以具有相反的极性，其引起了信号线路中的一些之间的串扰清除。

接收模块204包括耦合到信号线路中的每一个的接收机210。每一个接收机210接收由发送模块202的各个发射机208发送的模拟信号并且提供输入信号给各个解码器212。解码器212解码在数据总线200上发送的数据并且发送数字数据给接收电子组件(没有被示出)。接收模块204的每一个解码器212被与发送模块206中的各个编码器206相配对。

如图2中显示的，每一个编码器206可以控制数据总线200的信号线路中的四个。然而，在一些实施例中，每一个编码器206可以控制任何合适的数目的信号线路，高达数据总线200的信号线路的总数目。在一些实施例中，例如图2中显示的，数据总线200在多个编码器/解码器配对之间被划分。在一些实施例中，发送模块包括单一的编码器206并且接收模块包括单一的解码器212。

贯穿本说明书，可以参考作为参考点的节点，用于解释本技术。具体地，节点A指代发送模块202的发射机208的输出，节点B指代接收模块204的接收机210的输入，并且节点C指代接收模块204处的解码器212的数字输出。

如上所解释的，针对单一编码器206的数字输入(例如，数据A到数据D)被编码，以使来自相邻信号线路的串扰成为在每一个信号线路上发送的信号的一部分。在一些实施例中，编码器206使用编码矩阵以产生发送的线路信号，以使在特定信号线路上驱动的线路信号是到编码器206的所有数字输入的加权和。在一些实施例中，信号是电压信号，并且编码操作调整在每一个信号线路上的电压波形，以使得一旦解码，则来自相邻线路的串扰被移除。在一些实施例中，解码器212使用解码矩阵解码接收到的线路信号，该解码矩阵是编码矩阵的转置或逆。

图3是编码器使用的编码过程的图。具体地，图3是四输入编码器(例如图2的编码器206的一个)所使用的编码过程的数学表示。图3的图形300显示了多个数字输入，数据A到数据D，其与图2中显示的相同名字的四个数字输入相对应。图3的图形300还显示了多个输出线路信号，被称作线路1电压和线路2电压。线路1电压代表了在图2中被称作“线路1”的信号线路上驱动的电压，线路2电压代表了在图2中被称作“线路2”的信号线路上驱动的电压。应当认识到四输入编码器还将包括线路3电压和线路4电压(没有被示出)。

如图3中所示的，编码器可以包括加权逻辑和求和逻辑。在编码器的输入处，数据A到数据D是数字数据并包括二进制的电压水平(例如，1和0)。对于每一个线路电压，编码器根据特定的权重参数，W_ij，302对四个数字输入数据A到数据D中的每一个进行加权，并且加权的输入接着被求和器204累加。每一个求和器304的输出被用来控制发射机以驱动相应的线路电压。在编码数字输入的数字数据之后，线路电压中的每一个将与被耦合到编码器的数字输入的每一个的加权和成比例。

如图3中所示的，编码操作基于来自受害者和干扰者线路的输入数据信息的加权和。在一些实施例中，加权值可以被直流常量所调整，以驱动信号到与特定驱动器电路设计相兼容的线路上，或者消除负线路电压。为了本发明的目的，术语“干扰者线路”指代串扰噪声的源，术语“受害者线路”指代串扰噪声的接收者。编码矩阵被构建，以使得从干扰源耦合到受害者线路的噪声成为信号的一部分，从而移除串扰的负面贡献。输入数据信息可以包含输入二进制数据流(逻辑1和0)或它们的预驱动电压值。权重W_ij可以对于每一个输入是唯一的，并且可以针对每一个被考虑到的受害者线路是唯一的一组。下标i和j分别地表示受害者线路数目和干扰源线路数目。

图3中显示的过程可以被实现在任何合适的硬件中，包括逻辑电路、被配置为执行计算机可读指令的一个或多个处理器等。此外，尽管图3显示了四输入编码器的图形，相同的技术可以被用在具有任何合适的数目数字输入的编码器中。

图4是N输入编码器使用的编码矩阵W，其中N对应于该编码器控制的信号线路的数目。编码矩阵是用来编码由编码器接收到的数字数据的加权参数的矩阵。编码矩阵的大小将取决于编码器控制的信号线路的数目。权重参数W_ij可以被指定，以使得编码器控制的信号线路中每一个之间的串扰将被减小，同时仍然确保作为输入被提供给编码器的数字数据可以被解码器重新产生。

权重可以是有符号的实数或整数，并且被选择以使串扰最小化并且没有违反发射机和接收机设备的电压限制。当以矩阵形式被组合时，可以使用标准线性代数来编码数据，如公式1中所示。

V_A＝(V_input)^T×W^T+X_A 公式1

公式1中，V_A是列举在图2中的节点A处将被发送到互联上的编码的电压的列向量，W_T是权重矩阵400的转置，X_A是可以被用来移动编码的电压水平以使信号摆动为正的直流(DC)调整因子，V_input是包含将被发送到总线上的二进制信息(到编码器的二进制输入)的输入列向量。电压V_A，如公式1描述的那样被组合并且被驱动到总线200的物理信号线上。

权重参数可以被分配实数、复数或整数，并且被选择以使串扰被最小化并且发射机和接收机设备的电压限制不被违反。一旦数据被穿过信道发送，串扰就被有效地从信号中移除并且二进制数据可以被恢复。为了最小化串扰，根据特定规则，权重参数可以被指定。对于具有N个信号线路的信道，权重参数代表可以在线路上被发送的数据的唯一组合，以使公式2和3中表达的规则被满足。

如果j≠k；以及公式2

如果j＝k，其中Y是常量公式3

公式2表示编码矩阵400的任意两列之间的点积是0。公式3表示对编码矩阵500的每一列的平方和是非零的。

图5是解码器使用的解码过程的图。具体地，图5是与图2和3的编码器206相配对的解码器212所使用的解码过程的数学表示。图5的图形500显示了多个线路电压输入，线路1到线路4，其对应于图2中显示的相同名称的信号线路。图5的图形500还显示了多个数据输出，被称作数据A到数据B。数据A和数据B输出代表图2中显示的相同名称的数据输出。应当理解，图5的四输出解码器还将包括数据C输出和数据D输出(没有被示出)。

如图5中所示的，解码器可以包括权重逻辑和求和逻辑。对于每一个数据输出，解码器根据指定的权重参数Iij对在数据总线502上接收到的四个线路电压中的每一个进行加权，并且加权的线路电压接着被求和器504累加。来自每一个信号线路的线路电压与相应的权重项Iij相乘。下标i和j分别表示受害者线路数目和干扰源线路数目。每一个求和器504的输出被用来产生相应的数字数据输出。在解码线路电压数据之后，数据输出的每一个将会与耦合到解码器的线路电压的每一个的加权和成比例。被称为数据A的解码器输出是数字信号，该数字信号代表在数据总线的发送侧被输入到相应的编码器的数字数据，在图2和3中其也被称为数据A。

图5中显示的过程可以被实现在任何合适的硬件中，包括逻辑电路、被配置为执行计算机可读指令的一个或多个处理器等。此外，尽管图5显示了四输出解码器的图形，但相同的技术可以被用在具有任何合适的数目输出的解码器中。

图6是N输入编码器使用的解码矩阵I，其中N对应于耦合到该解码器的信号线路的数目。解码矩阵是被用来解码由解码器接收到的线路电压的权重参数的矩阵。编码矩阵的大小将取决于耦合到解码器的信号线路的数目。为了确保数字数据可以被解码器重新产生，权重参数Iij可以被指定，以使得解码矩阵I是编码矩阵W的转置或逆，如表达在公式4中。注意到权重参数Iij的名称不应被与单位矩阵相混淆。

W^-1＝X*W^T，其中X是常量公式4

公式4中，X是缩放因子，其可以被指定以确保解码器接收到的电压或功率水平不超过解码器电路的运行限制。解码过程反转编码过程的操作。用于解码过程的线性代数公式的示例下面如公式5被显示。

(V_C)^T＝V_B·(W^T)^-1 公式5

公式5中，V_C是在图2的节点C处恢复的二进制比特流，W^T是编码矩阵的转置，V_B是节点B处的采样的编码的数据。在解码过程之后，编码的线路电压被转换回二进制电压并且数据比特流被恢复。

图7是包括比较器702和查找表704的解码器700的框图。解码器700可以是上面参考图2讨论的解码器212，其实现参考图5和6讨论的数学操作。解码器700被配置为解码在总线的信号线路上提供的信号。解码器700的比较器702被配置为在采样时间或按照单位时间间隔确定每一个线路的电压水平。如图7中所示，每一个信号线路(被显示为线路1、线路2、线路3、线路4)可以被耦合到比较器702中的一个。比较器702可以被配置为针对M个电压水平采样给定信号线路的电压水平。例如，如图7中所示的，在一些实施例中，编码的数据可以被表达为四个电压水平。一旦电压水平被采样，比较器702可以将电压水平的数字表达提供给查找表704。如图7中所描述的，解码器700可以包括被配置为使得恢复的数字数据能够被提供给图1的计算***100的任何给定的组件的多个输出锁存器706。尽管图7显示了四输出解码器700的图形，解码器700可以在任何合适数目的数据输出下使用。

图8是用于给定信号线路的比较器的图。比较器802可以是图7的比较器702中的一个。比较器802采样信号线路上的电压。比较器802可以包括多个锁存器804，其被配置为提供输出给图7中显示的解码器700的查找表704，其中输出是采样的数据线路上的电压的数字表达。在图8中显示的示例中，在数据线路上以给定的单位时间间隔发送的电压可以近似是0伏特、0.25伏特、0.5伏特、0.75伏特或1伏特。在一些实施例中，电压可以大于或小于这些值，且电压水平可以是不对称时间间隔的，电压水平的数目(M)可以是任何合适的值并且比较器802可以确定给定线路上的电压是否在电压值的范围内。例如，比较器802确定给定线路上的给定电压是否大于或等于0伏特但小于125毫伏。与这一范围相关的电压水平可以被确定为在0伏特水平。比较器802可以确定另外的范围，包括：电压水平是否大于或等于125毫伏并且小于375毫伏、大于或等于375毫伏并且小于625毫伏、大于或等于625毫伏并且小于875毫伏以及大于或等于875毫伏等。确定的电压或确定的电压范围的每一个可以与数字值相关联。

如下面的表1中所描述的，电压水平可以与作为被采样线路上的电压水平的数字表达的数字值相关联。如上面参考图2-4所讨论的，数字值可以被提供给查找表704以确定由编码器原始地编码的数字数据。

表1

电压范围	电压水平	数字值
			0mV到＞125mV	0V	0000
125mV到＞375mV	.25V	0001
			375mV到＞625mV	.5V	0011
625mV到＞875mV	.75V	0111
			875mV到＞1V	1V	1111

如表1中所描述的，最右边的列中的数字输出的每一个可以与中间列中各个电压水平相关联。换句话说，比较器可以使用作为电压水平的表达的数字值来转换在数据线路中的每一个上发送的每一个电压水平。

图9表示了用来转换从比较器提供的数字值并恢复数字数据的查找表704。如本文中所称的“查找表”是配置来使由比较器、例如图7的比较器702和图8的比较器802提供的数字值相互关联的机制。查找表704可以使用任何合适的硬件或软件而实现，包括逻辑电路、被配置为执行计算机可读指令的一个或多个处理器等。如上面参考图8和表1所讨论的，比较器802的输出是信号线路中的每一个的电压的数字表达。在查找表704中，每一个电压的数字表达可以被用来确定被提供给图2的发送模块202的数字数据。查找表704的输出代表图2中显示的节点C处的输出，其中到编码器206的数字数据输入被解码器212重新产生和输出。数字数据是代表在数据总线的发送侧处被输入到相应的编码器的数字数据的数字信号，在图2和3中其也被称为数据A。基于上面参考图4和6以及公式1和5讨论的编码矩阵或编码矩阵的逆，可以推导出查找表704。因此，比较器702的输出可以被直接关联到总线的输入处的原始二进制数据(数据A、数据B...等)，因此数据可以在节点C处以二进制形式被恢复。

图10是概述用于解码编码的信号的方法的过程流程图。方法1000可以包括，在块1002处，接收在多个信号线路上的多个编码的线路电压或电流。方法1000可以包括，在块1004处，确定在多个信号线路上的多个编码的线路电压或电流。方法1000可以包括，在块1006处，将信号水平的每一个转换为数字值。方法1000可以包括，在块1008处，基于所述数字值提供解码器的多个数字输出，其中该多个数字输出的单独的输出取决于在相同的单位时间间隔期间接收到的数字值的组合。

在块1002处，从逻辑接收编码的线路信号，以至少部分地基于编码矩阵对在多个数据输入中的每一个上接收到的数据进行加权。方法1000可以包括将接收到的数据乘以从编码矩阵接收到的权重参数。编码矩阵的任意两列之间的点积近似为零，并且编码矩阵的每一列的平方和是非零的。在块1006处，到数字数据的多个线路电压的数字输出的解码基于编码矩阵的逆。

示例1

描述了一种信令模块。所述信令模块包括接收机以接收多个信号线路上的多个编码的线路电压或电流。所述信令模块包括比较器按照单位时间间隔确定时间间隔所述多个信号线路中的每一个的信号水平并且将所述信号水平中的每一个转换到数字值。所述信令模块包括查找表以基于所述数字值提供解码器的多个数字输出，其中所述多个数字输出的每一个输出取决于在相同的单位时间间隔期间接收到的数字值的组合。

示例2

描述了一种电子设备。所述电子设备包括具有多个信号线路的总线。所述电子设备包括被耦合到多个数字输入的第一信令模块，所述第一信令模块用来编码在所述多个数字输入处接收到的数据以及在所述总线的所述多个信号线路上的驱动信号，其中所述多个信号中的每一个对应于在所述多个数字输入处接收到的数据的加权和。所述电子设备包括被耦合到所述总线的所述多个信号线路的第二信令模块，所述第二信令模块用来解码在所述总线上接收到的多个信号并且生成相应的多个数字输出，其中所述多个数字输出的值等于所述多个数字输入的值。所述第二信令模块包括比较器以按照单位时间间隔确定所述多个信号线路中的每一个的信号水平并且将所述信号水平中的每一个转换成数字值。所述第二信令模块包括查找表以基于所述数字值提供所述解码器的多个数字输出，其中所述多个数字输出的每一个输出取决于在相同的单位时间间隔期间接收到的数字值的组合。

示例3

这里描述了一种电子设备。所述电子设备包括逻辑以接收多个信号线路上的多个编码的线路电压或电流。所述电子设备包括逻辑以确定在采样时间的所述多个信号线路中的每一个的信号水平并且将所述信号水平中的每一个转换成数字值。所述电子设备包括逻辑以基于所述数字值提供解码器的多个数字输出，其中所述多个数字输出的每一个输出取决于在相同的采样时间期间接收到的数字值的组合。

示例4

这里说明了一种方法。所述方法包括接收多个信号线路上的多个编码的线路电压或电流。所述方法包括按照单位时间间隔确定所述多个信号线路中的每一个的信号水平。所述方法包括将所述信号水平中的每一个转换为数字值。所述方法包括基于所述数字值提供解码器的多个数字输出，其中所述多个数字输出的每一个输出取决于在相同的单位时间间隔期间接收到的数字值的组合。

一些实施例可以被实现在硬件、固件和软件中的一个或组合中。一些实施例还可以被实现为有形非暂态机器可读介质上存储的指令，指令可以被计算平台读取和执行以完成所描述的操作。此外，机器可读介质可以包括用于以可被机器、例如计算机读取的方式存储或发送信息的任何机制。例如，机器可读介质可以包括只读存储器(ROM)；随机存取存储器(RAM)；磁盘存储介质；光存储介质；闪存设备；或电、光、声或其他形式的传播的信号，例如，载波、红外信号、数字信号或发送和/或接收信号的接口等。

实施例是实现或示例。说明书中对“实施例”、“一个实施例”、“一些实施例”、“多个实施例”或“其他实施例”的引用表示：联系实施例描述的特定的特征、结构或性质被包括在至少一些实施例中，但不一定被包括在本发明的全部实施例中。“实施例”、“一个实施例”、“一些实施例”的不同出现不必须是全部指代相同的实施例。

并非本文中描写和描述的全部组分、特征、结构、性质等需要被包括在一个具体实施例或多个实施例中。如果说明书声明组分、特征、结构或性质“可以(may)”、“可能(might)”、“可以(can)”、“可能(could)”被包括，例如，特定组分、特征、结构或性质没有被要求被包括在内。如果说明书或权利要求提及“一(a)”或“一个(an)”元件，其并不意味着仅有一个这样的元件。如果说明书或权利要求提及“一个额外的(anadditional)”元件，其并不排除具有多于一个的额外的元件。

应当注意，尽管参考具体实施已经描述了一些实施例，但根据一些实施例，其他实现是可能的。此外，附图中描述的或本文中说明的电路元件或其他特征的安排和/或次序不必被安排为所描述和说明的特定方式。根据一些实施例，许多其他安排是可能的。

在附图中显示的每一个***中，在一些情况中元件可以是每一个具有相同的参考编号或者不同的参考编号，以表明所代表的元件可以是不同的和/或相同的。然而，元件可以足够灵活以具有不同的实现和与本文中所显示或描述的***中的一些或全部一起工作。附图中显示的多种元件可以是相同的或不同的。哪一个被称为第一元件和哪一个被称为第二元件是任意的。

应当理解，上述示例中的细节可以被使用在一个或多个实施例中的任何地方。例如，关于本文中描述的所述方法或所述计算机可读介质中任一个，上面描述的计算设备的所有可选的特征也可以被实现。此外，尽管本文中流程图和/或状态图可以已经被用来描述实施例，本技术没有被限制于那些图或者被限制于本文中的相应的说明。例如，流程不必贯穿每一个被描述的框或状态或者严格地以如本文中描述和描写的相同次序而移动。

本技术没有被限制于本文中列举的具体细节。实际上，获得本公开的益处的本领域技术人员将会了解：根据前面的说明书和附图的许多其他变形可以在本技术的范围内被做出。因此，定义本技术范围的是所附权利要求及其任何修改。

Claims

1.一种信令模块，包括：

接收机，用于接收多个信号线路上的多个编码的线路电压或电流；

比较器，用于按照单位时间间隔确定所述多个信号线路中的每一个的信号水平并且将所述信号水平中的每一个转换为数字值；以及

查找表，用于基于所述数字值提供解码器的多个数字输出，其中所述多个数字输出的每一个输出取决于在相同的单位时间间隔期间接收到的数字值的组合。

2.如权利要求1所述的信令模块，其特征在于，通过至少部分地基于编码矩阵对多个数字输入中的每一个上接收到的数据进行加权，所述编码的线路电压或电流被编码器编码。

3.如权利要求2所述的信令模块，其特征在于，所述编码矩阵的任意两列之间的点积近似为零，所述编码矩阵的每一列的平方和是非零的。

4.如权利要求2所述的信令模块，其特征在于，所述查找表基于编码矩阵或编码矩阵的逆以及合适的直流(DC)偏置。

5.如权利要求1所述的信令模块，其特征在于，所述查找表被实现为多个数字逻辑电路。

6.如权利要求1所述的信令模块，其特征在于，所述信令模块被实现在使用软件的数字***的中央处理单元、微控制器、IO中枢、芯片组、存储器控制器中枢(MCH)的集成电路芯片上。

7.如权利要求6所述的信令模块，其特征在于，所述集成电路芯片是图形处理器。

8.一种电子设备，包括：

包括多个信号线路的总线；

被耦合到多个数字输入的第一信令模块，所述第一信令模块用来编码在所述多个数字输入处接收到的数据并在所述总线的所述多个信号线路上驱动信号，其中所述多个信号中的每一个对应于在所述多个数字输入处接收到的数据的加权和；以及

被耦合到所述总线的所述多个信号线路的第二信令模块，所述第二信令模块用来解码在所述总线上接收到的多个信号并且生成相应的多个数字输出，其中所述多个数字输出的值等于所述多个数字输入的值，所述第二信令模块包括：

9.如权利要求8所述的电子设备，其特征在于，所述第一信令模块包括编码器以编码所述数据，所述编码器至少部分地基于编码矩阵对在所述多个数字输入中的每一个上接收到的数据进行加权。

10.如权利要求9所述的电子设备，其特征在于，所述编码矩阵的任意两列之间的点积为零，所述编码矩阵的每一列的平方和是非零的。

11.如权利要求9所述的电子设备，其特征在于，所述查找表基于编码矩阵或编码矩阵的逆以及直流(DC)偏置。

12.如权利要求8所述的电子设备，其特征在于，所述查找表被实现为多个数字逻辑电路。

13.如权利要求8所述的电子设备，其特征在于，所述电子设备是平板PC、超极本、桌上型计算机或服务器。

14.如权利要求8所述的电子设备，其特征在于，所述电子设备是移动电话。

15.如权利要求8所述的电子设备，其特征在于，所述总线的所述多个信号线路之间的迹线到迹线间距是显著小的以引入显著的串扰噪声。

16.如权利要求8所述的电子设备，其特征在于，所述总线的带宽密度大于约16千兆次传输每秒每平方米。

17.一种电子设备，包括：

逻辑，用于接收多个信号线路上的多个编码的线路电压或电流；

逻辑，用于在采样时间确定所述多个信号线路中的每一个的信号水平并且将所述信号水平中的每一个转换为数字值；以及

逻辑，用于基于所述数字值提供解码器的多个数字输出，其中所述多个数字输出的每一个输出取决于在相同的采样时间期间接收到的数字值的组合。

18.如权利要求17所述的电子设备，其特征在于，所述编码的线路电压或电流从逻辑被接收以至少部分地基于编码矩阵对在多个数据输入中的每一个上接收到的数据进行加权。

19.如权利要求18所述的电子设备，其特征在于，所述编码矩阵的任意两列之间的点积近似为零，且所述编码矩阵的每一列的平方和是非零的。

20.如权利要求18所述的电子设备，其特征在于，所述用于提供所述编码器的多个数字输出的逻辑基于所述编码矩阵的逆。

21.如权利要求18所述的电子设备，其特征在于，所述用于提供所述编码器的多个数字输出的逻辑被实现为多个数字逻辑电路。

22.一种方法，包括：

接收多个信号线路上的多个编码的线路电压或电流；

按照单位时间间隔确定所述多个信号线路中的每一个的信号水平；

将所述信号水平中的每一个转换为数字值；以及

基于所述数字值提供解码器的多个数字输出，其中所述多个数字输出的每一个输出取决于在相同的单位时间间隔期间接收到的数字值的组合。

23.如权利要求22所述的方法，其特征在于，通过至少部分地基于编码矩阵对多个数字输入中的每一个上接收到的数据进行加权，所述编码的线路电压或电流被解码器解码。

24.如权利要求23所述的方法，其特征在于，所述编码矩阵的任意两列之间的点积近似为零，并且所述编码矩阵的每一列的平方和是非零的。

25.如权利要求23所述的方法，其特征在于，基于所述编码矩阵或所述编码矩阵的逆来提供所述解码器的多个数字输出。