CN104037234A - 一种氢钝化氧化锌基薄膜晶体管及其制备方法 - Google Patents

一种氢钝化氧化锌基薄膜晶体管及其制备方法 Download PDF

Info

Publication number
CN104037234A
CN104037234A CN201410310520.2A CN201410310520A CN104037234A CN 104037234 A CN104037234 A CN 104037234A CN 201410310520 A CN201410310520 A CN 201410310520A CN 104037234 A CN104037234 A CN 104037234A
Authority
CN
China
Prior art keywords
hydrogen
zinc oxide
film transistor
based film
zinc
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410310520.2A
Other languages
English (en)
Inventor
廖蕾
许磊
刘兴强
刘传胜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan University WHU
Original Assignee
Wuhan University WHU
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan University WHU filed Critical Wuhan University WHU
Priority to CN201410310520.2A priority Critical patent/CN104037234A/zh
Publication of CN104037234A publication Critical patent/CN104037234A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种氢钝化氧化锌基薄膜晶体管是以氢等离子体钝化处理的掺杂钛或镁的氧化锌基半导体材料为沟道层。其制法为以生长有二氧化硅的重掺杂P型硅片为基底，对Ti或Mg与氧化锌的复合靶材进行射频磁控溅射，同时通过第一次掩膜沉积在基底上形成小块的掺杂Ti或Mg的氧化锌薄膜层；原位氢等离子体处理；在原位氢等离子体处理的氧化锌基薄膜层上采用直流溅射，第二次掩膜沉积制备Al电极，即得氢钝化氧化锌基薄膜晶体管。其优点是：本发明提供的氢钝化氧化锌基薄膜晶体管具有电子迁移率较高、电学稳定性好，开关比高等优点；制备方法的工艺简单，成本低，可通过氢钝化时间和掺杂物的含量来调节器件的阈值电压。

Description

一种氢钝化氧化锌基薄膜晶体管及其制备方法
技术领域
本发明涉及一种氢钝化氧化锌基薄膜晶体管及其制备方法，属纳米材料与纳米器件领域。
背景技术
随着信息时代的到来，显示屏、柔性电子纸正加速向平板化、节能化的方向发展，其中以薄膜晶体管为开关元件的有源阵列驱动显示器件成为众多平板显示技术中的佼佼者。薄膜晶体管是一种场效应半导体器件，包括衬底、半导体沟道层、绝缘层、栅极和源漏电极等几个重要组成部分，其中半导体沟道层对器件性能至关重要。
目前，对于商用的薄膜晶体管的半导体沟道层主要采用氢化非晶硅和多晶硅材料。非晶硅的特点是均匀性好，适用于大面积制备，但是其迁移率很低，一般小于1cm2/V s，严重阻碍了薄膜晶体管性能的进一步提升。多晶硅薄膜晶体管的迁移率有所提高，但其制备温度高，大面积制备的均匀性差。此外，非晶硅和多晶硅薄膜晶体管都对光敏感，光照条件下器件性能会发生很大变化。因此，在平板显示中需要引入黑矩阵，这降低了显示器件的开口率，增加了制备工艺的复杂度和成本。
为了进一步提高薄膜晶体管的性能，解决黑矩阵、开口率、亮度等问题，近年来纳米材料与纳米器件领域掀起了透明电子学的热潮。透明电子材料一般是宽禁带材料，禁带宽度大于3 eV，在可见光范围内是透明的半导体材料。目前，对透明半导体材料研究较多的是氧化锌基材料。氧化锌材料具有很多优点：易于制备，利用磁控溅射法、金属有机化学气相沉积法、溶胶凝胶法等方法都可以制备出性能优良的氧化锌材料；制备或处理温度低，可以控制在500 ℃以内，以便用于在玻璃衬底上；透明度高，氧化锌是宽禁带材料，禁带宽度约为3.37 eV，在可见光范围内是透明的；电学性能好，氧化锌的迁移率远高于非晶硅；环保、低廉材料，氧化锌是无毒、无害的环保材料，价格低廉，可以有效降低产品的制造成本。透明电子学将发展成一个效率更高、价格更便宜的新兴电子行业，它的应用范围相当广泛，包括平板显示器、手机显示屏、柔性电子纸等多方面领域，然而氧化锌基的薄膜晶体管的电学性能及稳定性尚需进一步提高。寻找合适的共掺元素来改善氢钝化工艺在氧化锌基薄膜晶体管的应用，使其既能提高器件的电学性能又能改善稳定性对于氧化锌基薄膜晶体管的进一步扩展商业应用具有重要意义。氢钝化处理是提高硅基薄膜晶体管性能常见的工艺方法，但在氧化锌基晶体管制备中却使器件电学性能易恶化且热稳定性变差，目前制备中很少采用且往往从工艺条件上避免氢的渗入。
发明内容
本发明所要解决的问题是提供一种工艺简单、载流子迁移率高，稳定性好的高性能薄膜晶体管及其制备方法。
为了解决上述问题，本发明所提供的高性能薄膜晶体管，以氢等离子体钝化处理的氧化锌基半导体材料为沟道层，其中氧化锌基中掺杂少量的钛或镁元素。
高性能薄膜晶体管的制备方法是：利用射频磁控溅射掺杂少量的钛或镁的氧化锌基靶材得到氧化锌基纳米薄膜，进行合适时间的氢等离子体原位处理，并以此为半导体沟道层，经过晶体管制造工艺得到高性能的薄膜晶体管。
本发明的目的通过下述技术方案实现：
一种氢钝化氧化锌基薄膜晶体管，以氢等离子体钝化处理的掺杂钛或镁的氧化锌基半导体材料为沟道层。
所述Ti或Mg的掺杂量为0.5at%-5at%。
一种氢钝化氧化锌基薄膜晶体管的制备方法，包括如下步骤：
（1）以生长有二氧化硅的重掺杂P型硅片为基底，对Ti或Mg与氧化锌的复合靶材进行射频磁控溅射，同时通过第一次掩膜沉积在基底上形成小块的掺杂Ti或Mg的氧化锌薄膜层；
（2）对步骤（1）制备的掺杂Ti或Mg的氧化锌薄膜层进行原位氢等离子体处理；
（3）在步骤（2）原位氢等离子体处理的氧化锌基薄膜层上采用直流溅射，第二次掩膜沉积制备Al电极，即得氢钝化氧化锌基薄膜晶体管。
所述步骤（1）中二氧化硅的厚度为90～110纳米。
所述步骤（1）中射频磁控溅射的条件为：溅射载气氩气，溅射气压为0.55～0.65Pa，溅射功率50～70瓦，基底温度为140～160℃。
所述步骤（1）中Ti或Mg的掺杂量为0.5at%-5at%。
所述步骤（1）中掺杂Ti或Mg的氧化锌薄膜层的厚度为10-20纳米。
所述步骤（2）中原位氢等离子体处理所用气体为氢气与氩气的混合气体，氢气的体积百分数为10%～20%。
原位氢等离子体处理的时间为30-60秒。
所述步骤（3）中直流溅射的功率为15-25瓦。
利用本发明制备的氢钝化氧化锌基薄膜晶体管的结构图如图1所示，包括基底、沟道层、源漏电极，其中基底包括衬底、栅极和绝缘层，硅片即为氢钝化氧化锌基薄膜晶体管的衬底，又为其栅极，而绝缘层的材料为SiO2，而氢等离子体钝化处理的掺杂钛或镁的氧化锌基半导体材料为沟道层，源漏电极材料为铝。
对比氧化锌镁氢钝化处理前后的红外吸收谱图（如图2所示），可以看出氢钝化处理后在氧化锌镁薄膜中出现了Mg-H峰，也就是说本发明所制备的沟道层中含有氢元素。
与现有技术相比，本发明具有以下优点和有益效果：
（1）本发明的氧化锌基半导体材料，通过氢钝化工艺，减少了氧空位和悬挂键，增加了载流子浓度，具有电子迁移率较高、电学稳定性好（磁滞效应小、偏压应力阈值偏移小、热应力阈值偏移小），开关比高等优点；
（2）本发明中原位氢钝化处理，工艺简单，成本低，并且可通过氢钝化时间和掺杂物的浓度来调节器件的阈值电压，使得器件处于常关状态，降低驱动难度和整体功耗。
附图说明
图1为本发明的氢钝化氧化锌薄膜晶体管的结构示意图。
图2为氧化锌镁氢钝化处理前后的红外吸收谱。
图3为实施例1制备的氧化锌镁薄膜晶体管的转移特性曲线图。
图4为实施例4制备的氧化锌镁薄膜晶体管的转移特性曲线图。
图5为实施例4制备的氧化锌镁薄膜晶体管的电学输出特性曲线图。
图6为实施例4制备的氧化锌镁薄膜晶体管在真空条件下负偏压稳定性测试的电学转移特性曲线演化图。
图7为实施例4制备的氧化锌镁薄膜晶体管在真空条件下的热稳定性测试的电学特性曲线演化图。
图8为实施例1-4制备的薄膜晶体管的电学转移特性曲线对比图。
图9为实施例1、3和4制备的薄膜晶体管在真空条件下负偏压稳定性测试的阈值电压漂移曲线图。
图10为实施例2-4制备的薄膜晶体管在真空条件下热稳定性测试的阈值电压漂移曲线图。
其中，1为硅片，2为SiO2绝缘层，3为氢等离子体钝化处理的掺杂钛或镁的氧化锌基半导体材料沟道层，4为铝电极，5为氢钝化处理前氧化锌镁的红外吸收谱，6为氢钝化处理后氧化锌镁的红外吸收谱。
具体实施方式
实施例1
（1）生长有100纳米厚的二氧化硅的硅片经过丙酮、异丙醇、去离子水等超声清洗氮气吹干后作为基底，在基底的温度为150℃，溅射气压为0.6Pa，溅射载气为氩气下，以50瓦的低功率射频磁控溅射高纯氧化锌陶瓷靶（99.99%），利用掩膜沉积分割成面积大小为530 um ×530 um的小块，以减小晶体管制备工艺过程中引入的寄生电容和漏电流，通过溅射时间来控制薄膜的厚度为15纳米。（2）经过二次掩膜板沉积以20瓦的低功率直流溅射生成铝电极，即可获得原始电学性能的氧化锌薄膜晶体管，其迁移率为10cm2/Vs。图3显示的是该氧化锌薄膜晶体管在-50V到50V和50V到-50V的范围内的转移特性曲线图，由图3可知，最大回线电压差值为5.5V。
实施例2
（1）生长有100纳米厚的二氧化硅的硅片经过丙酮、异丙醇、去离子水等超声清洗氮气吹干后作为基底，在基底的温度为150℃，溅射气压为0.6Pa，溅射载气为氩气下，以50瓦的低功率射频磁控溅射高纯氧化锌陶瓷靶（99.99%），利用掩膜沉积分割成面积大小为530 um ×530 um的小块，以减小晶体管制备工艺过程中引入的寄生电容和漏电流，通过溅射时间来控制薄膜的厚度为15纳米。（2）溅射结束后，关闭挡板，原位分别通入30s的氩气与氢气的混合气体（氢气占气体总量的20%）进行氢等离子体处理。（3）经过二次掩膜板沉积以20瓦的低功率直流溅射生成铝电极，即可获得电学性能得到提升的氢钝化氧化锌薄膜晶体管。实验测的，其迁移率为14.9cm2/Vs, 最大回线电压差值为2.1V。与实施例1制备的氧化锌薄膜晶体管相比，原位氢等离子处理，有利于提高氧化锌薄膜晶体管的迁移率，降低最大回线电压差。
实施例3
（1）生长有100纳米厚的二氧化硅的硅片经过丙酮、异丙醇、去离子水等超声清洗氮气吹干后作为基底，基底的温度为150℃，溅射气压为0.6Pa下，以50瓦的低功率射频磁控溅射高纯氧化锌和钛复合陶瓷靶（钛的原子含量约0.5%），利用掩膜沉积分割成面积大小为530 um ×530 um的小块，以减小晶体管制备工艺过程中引入的寄生电容和漏电流，通过溅射时间来控制薄膜的厚度为15纳米。（2）溅射结束后，关闭挡板，原位通入30s的氩气与氢气的混合气体（氢气占气体总量的20%）进行等离子体处理。（3）以20瓦的低功率直流溅射经过二次掩膜沉积铝电极，即可获得电学性能和稳定性得到提升的氢化氧化锌钛薄膜晶体管。
实施例4
（1）生长有100纳米厚的二氧化硅的硅片经过丙酮、异丙醇、去离子水等超声清洗氮气吹干后作为基底，基底的温度为150℃，溅射气压为0.6Pa，溅射载气为氩气下，以50瓦的低功率射频磁控溅射高纯氧化锌镁陶瓷靶（其中镁的原子含量约为5%），利用掩膜沉积分割成面积大小为530 um ×530 um的小块，以减小晶体管制备工艺过程中引入的寄生电容和漏电流, 通过溅射时间来控制薄膜的厚度为15纳米。（2）溅射结束后，关闭挡板，原位通入60s的氩气与氢气的混合气体（氢气占气体总量的20%）进行等离子体处理。（3）以20瓦的低功率直流溅射，经过二次掩膜沉积铝电极，即可获得电学性能及负偏压稳定性和热稳定性得到提升的氢钝化氧化锌镁薄膜晶体管。按本发明方法所制备氧化锌镁薄膜晶体管，载流子迁移率高达30 cm2/Vs、开关电流比高于107、亚阈值摆幅低于300毫伏的高性能薄膜晶体管。而且在负30 V电压偏应力测试中，1小时后的阈值偏移小于0.7 V；在温度偏应力测试中，60℃下阈值偏移小于1.1 V，展现出了优良的稳定性和较高的电学性能。
图4显示的是该氧化锌镁薄膜晶体管在-50V到50V和50V到-50V的范围内的转移特性曲线图，由图4可知，最大回线电压差值为0.5V。
图5-7分别为实施例4制备的氧化锌镁薄膜晶体管的电学输出特性曲线图、在真空条件下负偏压稳定性测试的电学转移特性曲线演化图及其真空条件下的热稳定性测试的电学特性曲线演化图，图5中栅极电压为15和10V时，氧化锌镁薄膜晶体管的漏极电流/沟道宽度的数值比较接近，在图中显示为与漏极电流坐标轴重合。由图5-7所示，其电学性能和热稳定性能良好。
图8为实施例1-4制备的氧化锌薄膜晶体管的电学转移特性曲线对比图，由图8可知，当原位氢等离子体处理时间为30s时，实施例1-4制备的氧化锌薄膜晶体管的漏极电流随栅极电压的变化趋势相一致。掺杂Ti或Mg后，薄膜晶体管依然保持了氧化锌优良的性能。
图9为实施例1、3和4制备的氧化锌薄膜晶体管在真空条件下负偏压稳定性测试的阈值电压漂移曲线图，由图9可知，通过合适时间的氢等离子体处理后，提高了原始薄膜的电学性能。
图10为实施例2、3和4制备的氧化锌薄膜晶体管在真空条件下热稳定性测试的阈值电压漂移曲线图，由图10可知，氢等离子体处理后，虽然提高了原始薄膜的电学性能，但是存在热稳定性恶化温度。由图10可知，掺入Ti或Mg的氧化锌薄膜晶体管的恶化温度远远大于没有掺杂的，这说明掺入Ti或Mg的氧化锌薄膜晶体管的热稳定性有所提高。
由图8-10可知，掺入钛或镁后，原位氢钝化氧化锌钛薄膜晶体管的电学性能相对于实施例1中原始薄膜晶体管有较大提升。掺入钛或镁后，氢钝化氧化锌薄膜晶体管的热稳定性相对于实施例2中的薄膜晶体管有较大提升。本发明制备的氧化锌基薄膜晶体管制备中电学性能稳定且热稳定性良好。
实施例5
（1）生长有90纳米厚的二氧化硅的硅片经过丙酮、异丙醇、去离子水等超声清洗氮气吹干后作为基底，基底的温度为140℃，溅射气压为0.55Pa，溅射载气为氩气下，以70瓦的功率射频磁控溅射高纯氧化锌镁陶瓷靶（其中镁的原子含量为2.5%），利用掩膜沉积分割成面积大小为530 um ×530 um的小块，以减小晶体管制备工艺过程中引入寄生电容和漏电流，通过溅射时间来控制薄膜的厚度为10纳米。（2）溅射结束后，关闭挡板，原位通入60s的氩气与氢气的混合气体（氢气占气体总量的10%）进行等离子体处理。（3）以15瓦的低功率直流溅射经过二次掩膜沉积铝电极，即可获得与实施例4性能相近的氧化锌镁薄膜晶体管。
实施例6：
（1）以60瓦的功率射频磁控溅射高纯氧化锌镁陶瓷靶（其中镁的原子含量为5%），预先生长有110纳米厚的二氧化硅的硅片经过丙酮、异丙醇、去离子水等超声清洗氮气吹干后作为基底，基底的温度为160℃，溅射气压为0.65Pa，溅射载气为氩气下，利用掩膜板溅射生成分割成面积大小530 um ×530 um的小块，以减小晶体管制备工艺过程中引入寄生电容和漏电流，通过溅射时间来控制薄膜的厚度为20纳米。（2）溅射结束后，关闭挡板，原位通入45s的氩气与氢气的混合气体（氢气占气体总量的15%）进行等离子体处理。（3）经过二次掩膜板以25瓦的低功率直流溅射生成铝电极即可获得与实施例4性能相近的氧化锌镁薄膜晶体管。

Claims (10)

1.一种氢钝化氧化锌基薄膜晶体管，其特征在于：以氢等离子体钝化处理的掺杂钛或镁的氧化锌基半导体材料为沟道层。
2.根据权利要求1所述一种氢钝化氧化锌基薄膜晶体管，其特征在于：所述Ti或Mg的掺杂量为0.5at%-5at%。
3.一种制备权利要求1或2所述氢钝化氧化锌基薄膜晶体管的方法，其特征在于包括如下步骤：
（1）以生长有二氧化硅的重掺杂P型硅片为基底，对Ti或Mg与氧化锌的复合靶材进行射频磁控溅射，同时通过第一次掩膜沉积在基底上形成小块的掺杂Ti或Mg的氧化锌薄膜层；
（2）对步骤（1）制备的掺杂Ti或Mg的氧化锌薄膜层进行原位氢等离子体处理；
（3）在步骤（2）原位氢等离子体处理的氧化锌基薄膜层上采用直流溅射，第二次掩膜沉积制备Al电极，即得氢钝化氧化锌基薄膜晶体管。
4.根据权利要求3所述一种氢钝化氧化锌基薄膜晶体管的制备方法，其特征在于：所述步骤（1）中二氧化硅的厚度为90～110纳米。
5.根据权利要求3所述一种氢钝化氧化锌基薄膜晶体管德尔制备方法，其特征在于：所述步骤（1）中射频磁控溅射的条件为：溅射载气氩气，溅射气压为0.55～0.65帕，溅射功率50～70瓦，基底温度为140～160℃。
6.根据权利要求3或4所述一种氢钝化氧化锌基薄膜晶体管的制备方法，其特征在于：所述步骤（1）中Ti或Mg的掺杂量为0.5at%-5at%。
7.根据权利要求3或4所述一种氢钝化氧化锌基薄膜晶体管的制备方法，其特征在于：所述步骤（1）中掺杂Ti或Mg的氧化锌薄膜层的厚度为10-20纳米。
8.根据权利要求3所述一种氢钝化氧化锌基薄膜晶体管的制备方法，其特征在于：所述步骤（2）中原位氢等离子体处理所用气体为氢气与氩气的混合气体，氢气的体积百分数为10%～20%。
9.根据权利要求3或8所述一种氢钝化氧化锌基薄膜晶体管的制备方法，其特征在于：原位氢等离子体处理的时间为30-60秒。
10.根据权利要求3或4所述一种氢钝化氧化锌基薄膜晶体管的制备方法，其特征在于：所述步骤（3）中直流溅射的功率为15-25瓦。
CN201410310520.2A 2014-07-01 2014-07-01 一种氢钝化氧化锌基薄膜晶体管及其制备方法 Pending CN104037234A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410310520.2A CN104037234A (zh) 2014-07-01 2014-07-01 一种氢钝化氧化锌基薄膜晶体管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410310520.2A CN104037234A (zh) 2014-07-01 2014-07-01 一种氢钝化氧化锌基薄膜晶体管及其制备方法

Publications (1)

Publication Number Publication Date
CN104037234A true CN104037234A (zh) 2014-09-10

Family

ID=51467936

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410310520.2A Pending CN104037234A (zh) 2014-07-01 2014-07-01 一种氢钝化氧化锌基薄膜晶体管及其制备方法

Country Status (1)

Country Link
CN (1) CN104037234A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298880A (zh) * 2016-10-13 2017-01-04 中山大学 氧化物薄膜及制备方法、晶体管及制备方法、显示背板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101258607A (zh) * 2005-09-06 2008-09-03 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101258607A (zh) * 2005-09-06 2008-09-03 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JONG HOON LEE,ETAL: "effects of Mg incorporation by co-sputtering into the ZnO channel layer of thin-film transistors", 《JOURNAL OF THE KOREAN PHYSICAL SOCIETY》 *
YUEHUI HU,ETAL: "effects of hydrogen flow on properties of hydrogen doped ZnO thin films prepared by RF magnetron sputtering", 《APPLIED PHYSICS A》 *
YUICHIRO HANYU,ETAL: "hydrogen passivation of electron trap in amorphous In-Ga-Zn-O thin-film transistors", 《APPLIED PHYSICS LETTERS》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298880A (zh) * 2016-10-13 2017-01-04 中山大学 氧化物薄膜及制备方法、晶体管及制备方法、显示背板
CN106298880B (zh) * 2016-10-13 2019-08-27 中山大学 氧化物薄膜及制备方法、晶体管及制备方法、显示背板

Similar Documents

Publication Publication Date Title
Xu et al. Recent advances of solution-processed metal oxide thin-film transistors
CN103779425B (zh) 一种铟镓锌氧化物半导体薄膜和铟镓锌氧化物tft制备方法
CN102832130A (zh) 一种柔性半透明igzo薄膜晶体管的制造方法
CN105489486B (zh) 一种基于超薄氧化镁高k介电层薄膜晶体管的制备方法
CN105489656A (zh) 一种p型氧化物半导体薄膜晶体管及其制备方法
CN108735821B (zh) 一种镨铟锌氧化物薄膜晶体管及其制备方法
CN103928350A (zh) 一种双沟道层薄膜晶体管的制备方法
Xu et al. Enhancing the performance of solution-processed thin-film transistors via laser scanning annealing
CN103022077A (zh) 一种含氧化物薄膜晶体管的oled装置
CN107104151A (zh) 一种双栅电极金属氧化物薄膜晶体管及其制备方法
CN107221563A (zh) 一种底栅自对准结构金属氧化物薄膜晶体管及其制备方法
CN105355663B (zh) 一种氢钝化氧化锌基双沟道层薄膜晶体管及其制备方法
Wu et al. Effects of e-beam deposited gate dielectric layers with atmospheric pressure plasma treatment for IGZO thin-film transistors
CN104037234A (zh) 一种氢钝化氧化锌基薄膜晶体管及其制备方法
CN106298547A (zh) 一种新型非晶氧化物薄膜晶体管的高效退火方法
CN108598005B (zh) 一种低亚阈值摆幅的氧化铟薄膜晶体管的制备方法
CN111276402A (zh) 一种基于金属氧化物/石墨烯异质结晶体管及其制备方法
CN103177969A (zh) 一种金属氧化物薄膜晶体管的制备方法
CN109742152A (zh) 一种稀土Er掺杂SnO2薄膜晶体管及其制备方法
CN107768520B (zh) 倍频器及其制备方法
CN101984506B (zh) 二次光刻制备薄膜晶体管的方法
CN102468338A (zh) 一种氧化锌基肖特基薄膜晶体管
CN102201551B (zh) 一种倒置结构有机发光装置的制作方法
CN107731930A (zh) 一种氧化锡基半导体薄膜晶体管及其制备方法
CN102403360A (zh) 一种氧化锌基薄膜晶体管及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20140910

RJ01 Rejection of invention patent application after publication