CN103985744B - 半导体装置 - Google Patents
半导体装置 Download PDFInfo
- Publication number
- CN103985744B CN103985744B CN201310455051.9A CN201310455051A CN103985744B CN 103985744 B CN103985744 B CN 103985744B CN 201310455051 A CN201310455051 A CN 201310455051A CN 103985744 B CN103985744 B CN 103985744B
- Authority
- CN
- China
- Prior art keywords
- semiconductor regions
- groove
- semiconductor
- semiconductor device
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 221
- 239000011229 interlayer Substances 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 13
- 230000033001 locomotion Effects 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 16
- 239000010410 layer Substances 0.000 description 29
- 238000000034 method Methods 0.000 description 24
- 230000005611 electricity Effects 0.000 description 8
- 238000004088 simulation Methods 0.000 description 6
- 238000009825 accumulation Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241000208340 Araliaceae Species 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 1
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 235000008434 ginseng Nutrition 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
半导体装置。具有高耐压/低导通电压且抑制制造工序增加。具有：第1导电型的第1半导体区域；第2导电型的第2半导体区域，配置在第1半导体区域上；第1导电型的第3半导体区域，配置在第2半导体区域上；多个第2导电型的第4半导体区域，它们相互分离地配置在第3半导体区域上；绝缘膜，配置在从第4半导体区域的上表面延伸、贯穿第4半导体区域和第3半导体区域而到达第2半导体区域的沟槽的内壁上，与第3半导体区域的侧面相对；控制电极，在沟槽的内部配置在绝缘膜上；第1主电极，与第1半导体区域电连接；第2主电极，与第3半导体区域和第4半导体区域电连接，沟槽的宽度相对于第3半导体区域与第2主电极接触的宽度的比值为1以上。
Description
技术领域
本发明涉及具有IGBT结构的半导体装置。
背景技术
绝缘栅型双极晶体管(IGBT)由于具有高输入阻抗、低导通电压，被用于马达驱动电路等中。但是，在IGBT中，耐压与导通电压具有制衡关系。
因此，为了在保持较高耐压的同时降低导通电压，提出了各种方法。例如，提出了如下结构：在基极区域与漂移区域之间形成杂质浓度高于漂移区域而蓄积空穴(hole)的n型层(以下称作“载流子蓄积层”)。通过该结构，阻碍来自集电极区域的空穴到达发射极电极，降低导通电压(例如，参照专利文献1)。
专利文献1：日本特开2002-353456号公报
但是，为了实现具有载流子蓄积层的半导体装置，需要形成载流子蓄积层的处理，半导体装置的制造工序增加。此外，在对半导体装置配置杂质浓度比漂移区域高的载流子蓄积层的方法中，存在耗尽层难以良好地扩展、不能充分消除耐压与导通电压的制衡的问题。
发明内容
鉴于上述问题，本发明的目的在于，提供具有高耐压/低导通电压且抑制制造工序增加的半导体装置。
根据本发明的一方式，提供如下半导体装置，该半导体装置具有：第1导电型的第1半导体区域；第2导电型的第2半导体区域，其配置在所述第1半导体区域上；第1导电型的第3半导体区域，其配置在所述第2半导体区域上；多个第2导电型的第4半导体区域，它们相互分离地配置在所述第3半导体区域上；第2导电型的第5半导体区域，其位于所述第1半导体区域与所述第2半导体区域之间，并且杂质浓度高于所述第2半导体区域；绝缘膜，其配置在从所述第4半导体区域的上表面延伸、贯穿所述第4半导体区域和所述第3半导体区域而到达所述第2半导体区域的沟槽的内壁上，与所述第3半导体区域的侧面相对，所述沟槽具有大于7μm且小于等于20μm的沟槽宽度；控制电极，其在所述沟槽的内部配置在所述绝缘膜上；第1主电极，其与所述第1半导体区域电连接；以及第2主电极，其与所述第3半导体区域以及所述第4半导体区域电连接，所述沟槽的宽度相对于所述第3半导体区域与所述第2主电极接触的宽度的比值为1以上且6以下，所述沟槽形成为，在导通状态下从所述第1半导体区域移向所述第3半导体区域的空穴被所述沟槽的底部阻挡了移动，而蓄积在所述沟槽的底部附近的所述第2半导体区域内，所述沟槽的底部下方的所述第2半导体区域的厚度为30μm～180μm。
根据本发明的其它方式，提供如下半导体装置，该半导体装置具有：第1导电型的第1半导体区域；第2导电型的第2半导体区域，其配置在所述第1半导体区域上；第1导电型的第3半导体区域，其配置在所述第2半导体区域上；多个第2导电型的第4半导体区域，它们相互分离地配置在所述第3半导体区域上；第2导电型的第5半导体区域，其位于所述第1半导体区域与所述第2半导体区域之间，并且杂质浓度高于所述第2半导体区域；绝缘膜，其配置在从所述第4半导体区域的上表面延伸、贯穿所述第4半导体区域和所述第3半导体区域而到达所述第2半导体区域的沟槽的内壁上，与所述第3半导体区域的侧面相对，所述沟槽具有大于7μm且小于等于20μm的沟槽宽度；控制电极，其在所述沟槽的内部配置在所述绝缘膜上；第1主电极，其与所述第1半导体区域电连接；以及第2主电极，其与所述第3半导体区域以及所述第4半导体区域电连接，所述沟槽在与所述第2半导体区域和所述第3半导体区域之间的界面为同一平面水平上的总面积相对于所述第3半导体区域与所述第2主电极接触的区域的总面积的比值为1以上且6以下，所述沟槽形成为，在导通状态下从所述第1半导体区域移向所述第3半导体区域的空穴被所述沟槽的底部阻挡了移动，而蓄积在所述沟槽的底部附近的所述第2半导体区域内，所述沟槽的底部下方的所述第2半导体区域的厚度为30μm～180μm。
根据本发明，能够提供具有高耐压/低导通电压且抑制制造工序增加的半导体装置。
附图说明
图1是示出本发明的实施方式的半导体装置的结构的示意性剖视图。
图2是示出本发明的实施方式的半导体装置的沟槽的宽度与集电极-发射极间电压以及集电极-发射极间饱和电压之间的关系的曲线图。
图3是示出在半导体装置中蓄积空穴的情况的仿真结果，其中，图3的(a)是沟槽的宽度为2μm的情况，图3的(b)是沟槽的宽度为1μm的情况。
图4是示出沟槽周边的电位分布的仿真结果，其中，图4的(a)是沟槽的宽度为2μm的情况，图4的(b)是沟槽的宽度为1μm的情况。
图5是示出本发明的实施方式的半导体装置的沟槽的宽度与集电极-发射极间电压以及集电极-发射极间饱和电压之间的关系的另一曲线图。
图6是示出比较例的半导体装置的结构的示意性剖视图。
图7是示出本发明实施方式的沟槽的宽度相对于半导体装置的基极区域与发射极电极接触的宽度之比、与集电极-发射极间耐压VCES以及集电极-发射极间饱和电压Vcesat之间的关系的曲线图。
图8是示出本发明的实施方式的半导体装置的发射极电极的配置例的示意性立体图。
图9是示出本发明的实施方式的半导体装置的发射极电极的另一配置例的示意性立体图。
图10是示出另一比较例的半导体装置的结构的示意性剖视图。
图11是用于说明本发明的实施方式的半导体装置的制造方法的示意性工序剖视图(其1)。
图12是用于说明本发明的实施方式的半导体装置的制造方法的示意性工序剖视图(其2)。
图13是用于说明本发明的实施方式的半导体装置的制造方法的示意性工序剖视图(其3)。
图14是用于说明本发明的实施方式的半导体装置的制造方法的示意性工序剖视图(其4)。
图15是用于说明本发明的实施方式的半导体装置的制造方法的示意性工序剖视图(其5)。
图16是示出本发明的实施方式的变形例的半导体装置的结构的示意性剖视图。
图17是示出本发明的实施方式的另一变形例的半导体装置的结构的示意性剖视图。
图18是示出本发明的另一实施方式的半导体装置的结构的示意性剖视图。
图19是示出本发明的另一实施方式的半导体装置的结构的示意性剖视图。
标号说明
1…半导体装置；10…集电极区域、第1半导体区域；15…缓冲层；20…漂移区域、第2半导体区域；25…载流子蓄积层；30…基极区域、第3半导体区域；40…发射极区域、第4半导体区域；50…绝缘膜；55…沟槽；60…栅电极、控制电极；70…层间绝缘膜；80…集电极电极、第1主电极；90…发射极电极、第2主电极；100…沟道区域。
具体实施方式
接下来，参照附图，说明本发明的实施方式。在以下的附图的记述中，对于相同或者类似的部分标注相同或者类似的标号。其中，应注意的是，附图是示意性示图，厚度与平面尺寸的关系、各部分的长度的比例等与现实不同。因此，具体尺寸应参考下面的说明进行判断。此外，附图之间当然包含彼此尺寸的关系或比例不同的部分。
此外，以下所示的实施方式例示了用于实现本发明技术思想的装置和方法，本发明的技术思想并非把结构部件的形状、结构、配置等限定于下述的方式。本发明的实施方式可以在权利要求内增加各种变更。
图1所示的本发明的实施方式的半导体装置1具有：第1导电型的第1半导体区域10；第2导电型的第2半导体区域20，其配置在第1半导体区域10上；第1导电型的第3半导体区域30，其配置在第2半导体区域20上；第2导电型的第4半导体区域40，其彼此分离地配置在第3半导体区域30上；绝缘膜50，其配置在从第4半导体区域40的上表面延伸、贯穿第4半导体区域40和第3半导体区域30而到达第2半导体区域20的沟槽的内壁上，与沟槽的底部以及第3半导体区域30的侧面相对；控制电极60，其在沟槽的内部配置在绝缘膜50上；第1主电极80，其与第1半导体区域10电连接；以及第2主电极90，其与第3半导体区域30以及第4半导体区域40电连接。在半导体装置1中，形成有控制电极60的沟槽彼此之间的间隔W2为沟槽的宽度W1以下。
此外，沟槽的宽度W1表示与第3半导体区域30的下表面接触的部分，即沟槽在第3半导体区域30与第2半导体区域20的界面的位置处的宽度，沟槽彼此的间隔W2是第3半导体区域30与第2主电极90接触的部分的宽度(沿面距离)。第1导电型和第2导电型是相反的导电型。即，如果第1导电型是n型，则第2导电型是p型，如果第1导电型是p型，则第2导电型是n型。下面，以第1导电型是p型、第2导电型是n型的情况为例进行说明。
图1所示的实施方式的半导体装置1是绝缘栅型双极晶体管(IGBT)。下面，为了使说明容易理解，设第1半导体区域10为p型的集电极区域10、设第2半导体区域20为n型的漂移区域20、设第3半导体区域30为p型的基极区域30、设第4半导体区域40为n型的发射极区域40进行说明。多个发射极区域40选择性地嵌入基极区域的上表面的一部分。此外，设控制电极60为栅电极60，设第1主电极80为集电极电极80，设第2主电极90为发射极电极90进行说明。与栅电极60相对的基极区域30的表面是沟道区域100。形成于沟槽的侧面的绝缘膜50的区域作为栅绝缘膜发挥作用。
此外，在栅电极60的上表面配置有层间绝缘膜70。在栅电极60的上方，隔着层间绝缘膜70配置有与基极区域30以及发射极区域40连接的发射极电极90。通过层间绝缘膜70，栅电极60与发射极电极90电绝缘。
此外，在图1所示的例中，在漂移区域20与集电极区域10之间，配置有n型的缓冲层15。
首先，对半导体装置1的动作进行说明。对发射极电极90与集电极电极80之间施加预定的集电极电压，在发射极电极90与栅电极60之间施加预定的栅电压。例如，集电极电压为300V～1600V左右，栅电压为10V～20V左右。这样，当半导体装置1成为导通状态时，沟道区域100从p型反转为n型而形成沟道。通过所形成的沟道，电子从发射极电极90被注入到漂移区域20。由于该被注入的电子，集电极区域10与漂移区域20之间正向偏置，空穴(hole)从集电极电极80经由集电极区域10，依次移动到漂移区域20、基极区域30。如果进一步增大电流，则来自集电极区域10的空穴增加，空穴蓄积在基极区域30的下方。其结果是，导通电压由于电导率调制而下降。
在使半导体装置1从导通状态变为截止状态的情况下，以使栅电压低于阈值电压、例如使栅电压成为与发射极电压相同的电位或者负电位的方式进行控制，使沟道区域100消失。由此，停止从发射极电极90朝漂移区域20的电子注入。由于集电极电极80的电位比发射极电极90高，因而耗尽层从基极区域30与漂移区域20之间的界面扩展，并且漂移区域20中蓄积的空穴移动到发射极电极90。
此时，空穴通过形成有栅电极60的沟槽与沟槽之间而移动。即，沟槽与沟槽之间是空穴的吸出口。
图2示出半导体装置1的形成有栅电极60的沟槽的宽度W1、栅极-发射极短路时的集电极-发射极间耐压VCES和集电极-发射极间饱和电压Vcesat之间的关系。集电极-发射极间饱和电压Vcesat与导通电压对应。此处，将基极区域30与发射极电极90接触的部分的宽度(间隔W2)设为固定。集电极-发射极间饱和电压Vcesat越低越好，集电极-发射极间耐压VCES越高越好。根据图2可知，通过增大沟槽的宽度W1，会使导通电压降低。其原因如下。
当对发射极电极90与集电极电极80间施加预定的集电极电压、对发射极电极90与栅电极60之间施加预定的栅电压而使半导体装置1导通时，沟道区域100从p型反转为n型而形成沟道。通过所形成的沟道，主要从发射极电极90沿着沟槽的侧面移动来的电子被注入到漂移区域20。通过该被注入的电子，集电极区域10与漂移区域20之间正向偏置，空穴从集电极区域10移动到漂移区域20。此外，沟槽底部的下方的漂移区域20的厚度为30μm～180μm，远远大于沟槽的宽度W1。因此，即使沟槽的宽度W1较大，沿着沟槽移动的电子在比沟槽深的区域中，在漂移区域20中扩散。由此，不仅在沟槽间区域正下方的集电极区域10与漂移区域20之间的界面处，在比其更大的范围内，集电极区域10与漂移区域20之间的界面成为正向偏置，空穴从集电极区域10移动到漂移区域20。
从集电极区域10移动来的空穴的移动被沟槽的底部阻挡，空穴在沟槽的底部附近的漂移区域20内蓄积，产生电导率调制。沟槽的宽度W1越大，则空穴越容易蓄积在沟槽的底部附近的漂移区域20内。因此，根据沟槽的宽度W1形成得较大的半导体装置1，即使不配置载流子蓄积层也能够降低导通电压。根据图2，在沟槽的宽度W1为7μm左右时，能够最有效地降低导通电压。另一方面，在以往的半导体装置中，沟槽的宽度W1即使在较宽的情况下也为1μm～2μm左右。
此外，基极区域30与发射极电极90接触的宽度(间隔W2)是作为用于使空穴朝基极区域30移动进而朝发射极电极90移动的窗口的部分的长度。由于间隔W2远远小于宽度W1，因而朝发射极电极90移动的空穴的量减少，空穴蓄积在沟槽的底部附近的漂移区域20内。
图3的(a)示出沟槽底面长度L为2μm的情况下空穴蓄积的情况的仿真结果。作为参考，图3的(b)示出与图3的(a)相比沟槽的底面较窄的情况下的仿真结果。图3的(b)是沟槽底面长度L为1μm的情况下的仿真结果。图3的(a)和图3的(b)的横轴是沟槽的底面延伸的方向上的长度，纵轴是距离沟槽表面(开口)的深度。此外，区域R20表示漂移区域20的位置，区域R30表示基极区域30的位置，区域R40表示发射极区域40的位置。蓄积的空穴的密度越高的区域，则显示得越浓。即，空穴蓄积在沟槽底部附近的漂移区域内，尤其是，空穴蓄积在沟槽底部下侧的区域。导通电阻由于基于空穴蓄积的电导率调制而下降，但是，如图3的(a)和图3的(b)所示，与沟槽底面长度为1μm的情况相比，在沟槽底面长度为2μm的情况下，蓄积在沟槽底部外侧下方的空穴的密度较高。因此，在沟槽的宽度W1较大时，导通电压较低。
此外，在间隔W2较大时，不在基极区域30的下方蓄积而朝基极区域30移动的空穴的量增加，或者芯片面积增大。因此，为了降低导通电压，优选的是，沟槽的宽度W1大于间隔W2。
此外，如图2所示，通过增大沟槽的宽度W1，能够提高半导体装置1的耐压。这是由于以下的原因。
在半导体装置1从导通状态变为截止状态时，耗尽层不仅从与基极区域30间的PN结界面侧、而且从形成有栅电极60的沟槽的底部周边向漂移区域20内扩展。此时，优选的是，耗尽层的扩展情况一致，在更大范围内扩展。在耗尽层的扩展不均匀或较窄的情况下，耐压下降。在沟槽的宽度W1较窄的情况下，由于作为电场集中点的沟槽的底面的两端部较近，所以，耗尽层在沟槽的底面的正下方不能够良好地均匀且大范围地扩展。但是，在沟槽的宽度W1较大的情况下，沟槽的底面的端部是分开的，端部之间的沟槽底部正下方的耗尽层均匀地或者更大范围地扩展。因此，在沟槽的宽度W1较大的半导体装置1中，耐压升高。
图4的(a)、图4的(b)示出对电位分布进行仿真的结果。图4的(a)是沟槽底面长度L为2μm的情况，图4的(b)是沟槽底面长度L为1μm的情况。图4的(a)和图4的(b)的横轴是沟槽底面延伸的方向上的长度，纵轴是距离沟槽表面的深度。此外，区域R20表示漂移区域20的位置，区域R30表示基极区域30的位置，区域R40表示发射极区域40的位置。电位越高的区域，显示得越浓。根据图4的(a)、图4的(b)可知，在沟槽正下方，耗尽层向下方扩展。尤其是，通过仿真确认到，在沟槽长度较大的情况下，沟槽下方的电位分布宽度大且平坦，电场很难集中。
由于间隔W2较小，因此半导体装置1的耐压升高。沟槽之间的耗尽层的深度比沟槽正下方的耗尽层的深度小。如果间隔W2较大，则沟槽与沟槽的间隔也变大，从沟槽间的区域中的与基极区域30间的PN结扩展的耗尽层更加平坦化。因此，沟槽的底面的耗尽层与从沟槽的侧方扩展的耗尽层连接的部分成为更加变形的形状。因此，电场集中在耗尽层变形的部分、即沟槽的底面的端部附近，耐压下降。因此，优选的是，间隔W2设为小到一定程度，间隔W2设为沟槽的宽度W1以下。
此外，由于芯片面积是有限的，因此，在芯片尺寸一定的情况下，如果增大沟槽的宽度W1，则沟道数量减少。例如，在宽度W1超过间隔W2的6倍时，与蓄积空穴、导通电压因电导率调制而下降的效果相比，沟道数量的减少引起的导通电压上升的效果变大，半导体装置的导通电压上升。即，如图5所示，在增大沟槽的宽度W1时，会产生如下问题：由于沟道区域100在半导体装置的芯片尺寸中所占比例减少，使得集电极-发射极间饱和电压Vcesat增大。因此，优选的是，半导体装置1中形成的沟槽的宽度W1为3μm～20μm左右。
例如，如图6所示，针对半导体装置1，在基极区域30下方配置了载流子蓄积层25的比较例的结构中，无法充分消除耐压与导通电压的制衡。在降低导通电压这方面是优选的，但是，通过将载流子蓄积层25的杂质浓度设为高于漂移区域20的杂质浓度，使得耐压由于载流子蓄积层25的耗尽层难以扩展而下降。这样，很难通过配置载流子蓄积层25来提高耐压和导通电压。
但是，在图1所示的半导体装置1中，由于不形成载流子蓄积层，因此不需要考虑耐压和导通电压的制衡关系。此外，由于不需要形成载流子蓄积层的处理，因此，能够抑制半导体装置1的制造工序增加。此外，在半导体装置1中，通过减小间隔W2，能够确保足够的耐压。
图7示出沟槽的宽度W1相对于间隔W2的比值W1/W2与栅极-发射极短路时的集电极-发射极间耐压VCES以及集电极-发射极间饱和电压Vcesat之间的关系。如已经说明的那样，集电极-发射极间饱和电压Vcesat与导通电压对应。图7中由电压值Va表示的以往的集电极-发射极间饱和电压Vcesat为比W1/W2＝6左右的值。为了降低半导体装置1的导通电压，优选的是，间隔W2与沟槽的宽度W1满足下式(1)的关系：
1≤W1/W2≤6…(1)
如式(1)所示，通过将沟槽的宽度W1相对于间隔W2的比W1/W2设为1以上且6以下，能够降低导通电压。
如上所述，从导通电压和耐压的方面来看，间隔W2需要大到一定程度，在比W1/W2超过式(1)所示的关系的上限时，导通电压由于沟道总量减少而升高。但是，通过使沟槽的宽度W1比以往大，能够降低导通电压，在间隔W2与沟槽的宽度W1满足式(1)所示的关系的范围内，能够减少沟槽的数量。由此，能够减少沟道总量，降低栅电极60与沟槽侧面的半导体层之间的寄生电容(Cge)。
此外，增大沟槽的宽度W1，增大单元间距，由此，沟道总量减少，沟道电阻增大。因此，负载短路时流过半导体装置1的电流受到限制。即，根据半导体装置1，能够确保短路耐受量。
栅电极60例如由多晶硅构成。与以往相比，沟槽的宽度W1较大，因而栅电阻减少。由此，半导体装置1能够进行高速动作，即使在同一芯片内配置了多个元件的情况下，也能够使半导体装置1内的元件动作的统一化。
此外，为了降低半导体装置1的导通电压，优选的是，间隔W2和沟槽的宽度W1满足下式(2)的关系：
1.5≤W1/W2≤3…(2)
更优选的是，间隔W2和沟槽的宽度W1满足下式(3)的关系：
1.7≤W1/W2≤2…(3)
如图7所示，在间隔W2和沟槽的宽度W1满足式(3)的关系时，导通电压最小。
此外，如图8所示，针对沿着沟槽连续地形成发射极区域40的结构，可得到图3的(a)和图4的(a)所示的仿真结果、上述比W1/W2的关系式。但是，如图9所示，发射极区域40也可以沿着沟槽分散地进行配置。在图9所示的结构的情况下，基极区域30与发射极电极90接触的总面积替代了间隔W2，沟槽在漂移区域20与基极区域30之间的界面的位置处与发射极电极90相对的总面积成为沟槽的宽度W1，可得到上述关系式。即，沟槽的宽度W1相对于间隔W2的比W1/W2的关系被替换为：沟槽在和漂移区域20与基极区域30之间的界面为同一平面水平上的总面积相对于基极区域30与发射极电极90接触的区域的总面积之比(以下，称作“面积比S”)。因此，面积比S为1以上，优选为1以上且6以下。此外，面积比S更优选为1.5以上且3以下，更加优选为1.7以上且2以下。
此外，以使配置在沟槽的底面的区域的厚度t1比配置在沟槽的侧面并与基极区域30相对的区域的厚度t2大的方式，形成绝缘膜50。在半导体装置1中，由于形成有栅电极60的沟槽的宽度W1较大，因此在沟槽的底面侧的栅电极60与半导体区域之间产生的寄生电容(Cgd)具有增大的趋势。但是，通过增大沟槽的底面侧的绝缘膜50的膜厚，能够降低寄生电容(Cgd)。
绝缘膜50的侧面侧作为栅绝缘膜发挥作用，增大绝缘膜50的侧面侧的膜厚是有限度的。因此，优选的是，使绝缘膜50的底面侧的膜厚比绝缘膜50的侧面侧的膜厚大。绝缘膜50的沟槽的底面的厚度t1例如为300nm左右，沟槽的侧面的厚度t2例如为100nm左右。
如上所述，在本发明的实施方式的半导体装置1中，增大形成有栅电极60的沟槽的宽度W1，并且，将在沟槽间基极区域30与发射极电极90接触的宽度、即间隔W2设定为沟槽的宽度W1以下。因此，对于半导体装置1而言，空穴容易蓄积在沟槽底部附近。其结果是，能够提供具有高耐压/低导通电压且抑制制造工序增加的半导体装置。
考虑如下方法：利用与图1所示的半导体装置1不同的结构、例如在1个单元中形成有多个沟槽的结构，实质地增大栅电极的剖面面积，降低栅电极的电阻(栅极电阻)。图10所示的比较例是在1个单元中形成2个沟槽的示例。但是，由于沟槽数量增加，存在寄生电容增大的问题。
对此，在半导体装置1中，通过将沟槽设为1个，解决寄生电容增大的问题。此外，不形成多个沟槽而增大沟槽的宽度W1，由此降低栅电阻，并且解决耐压下降的问题。
使用图11～图15，说明本发明的实施方式的半导体装置1的制造方法。此外，下面所述的制造方法是一个示例，显然，包含其变形例，还可以通过其它各种制造方法来实现。
如图11所示，在p-型的集电极区域10与n+型的缓冲层15的层叠体上形成n-型的漂移区域20，通过杂质扩散法或者外延生长法在该漂移区域20上形成p-型的基极区域30。例如根据杂质扩散法，利用离子注入法从漂移区域20的上表面向漂移区域20注入p型杂质，然后通过退火处理进行扩散，以实质上一致的厚度形成基极区域30。基极区域30中的p型杂质例如是硼(B)。接下来，如图12所示，在基极区域30的上表面的一部分，例如使用离子注入法和扩散来形成n+型的发射极区域40。
然后，如图13所示，通过光刻技术和蚀刻技术形成沟槽55，该沟槽55从发射极区域40的上表面延伸，贯穿发射极区域40、基极区域30，前端到达漂移区域20。沟槽55的底面是实质平坦的。
此时，以间隔W2为沟槽55的宽度W1以下的方式形成沟槽55。如已经说明的那样，优选的是，沟槽55的宽度W1相对于间隔W2的比W1/W2为1以上且6以下。此外，比W1/W2更优选为1.5以上且3以下，更加优选为1.7以上且2以下。
然后，如图14所示，在沟槽55的内壁形成绝缘膜50。例如，利用热氧化法形成氧化硅(SiO2)膜。此时，以配置在沟槽55的底面的区域的厚度t1比配置在沟槽55的侧面的区域的厚度t2大的方式，形成绝缘膜50。
接下来，形成栅电极60。例如，在沟槽的内部嵌入添加了杂质的多晶硅膜，通过化学机械研磨(CMP)等研磨工序，如图15所示，使基极区域30的表面平坦而形成栅电极60。
进而，在栅电极60上形成层间绝缘膜70之后，在层间绝缘膜70上形成与发射极区域40以及基极区域30连接的发射极电极90。此外，在集电极区域10的背面形成集电极电极80，由此完成图1所示的半导体装置1。
如以上说明的那样，根据本发明的实施方式的半导体装置1的制造方法，制造出间隔W2为沟槽的宽度W1以下的半导体装置。因此，空穴容易蓄积在沟槽底部附近，能够得到具有高耐压/低导通电压且抑制了制造工序增加的半导体装置1。
＜变形例＞
此外，在半导体装置1中，由于沟槽的宽度W1较大，容易使层间绝缘膜70的下部的一部分或者整体嵌入形成在发射极区域40的上表面的沟槽中。因此，优选的是，层间绝缘膜70的至少一部分嵌入形成有栅电极60的沟槽的内部。由此，抑制了发射极电极90的上表面在栅电极60上的区域突出，与以往相比，实现了平坦化。其结果是，能够解决在发射极电极90上进行引线结合的工序等中的问题。
图16示出将层间绝缘膜70的整体配置在沟槽内部的示例。在图16所示的半导体装置1中，层间绝缘膜70的上表面的位置与发射极区域40的上表面的位置位于同一平面水平。此外，也可以使层间绝缘膜70的上表面的位置低于发射极区域40的上表面的位置。或者，如图17所示，也可以将层间绝缘膜70的下部的厚度一半以上的厚度配置在沟槽内部。
(另一实施方式)
如上所述，利用实施方式记述了本发明，但是不应理解为，作为该公开的一部分的论述和附图限定本发明。根据该公开，对于本领域技术人员而言，各种代替实施方式、实施例和应用技术是显而易见的。
例如，如图18所示，也可以以中央部比端部浅的方式形成沟槽的底部。通过这样形成沟槽的底部，能够在沟槽底部的中央部更有效地蓄积空穴。其结果是，能够降低导通电压。
或者，如图19所示，沟槽底部的至少一部分也可以弯曲，以成为向下凸出的曲面。在沟槽底部的端部弯曲较大时，空穴不蓄积在沟槽下方而容易朝基极区域30移动。因此，在沟槽的底部平坦或者向上凸出的部分较大时，能够降低导通电压。
这样，不言而喻，本发明包括在此没有记载的各种实施方式等。因此，根据上述说明，本发明的技术范围仅由适当的权利要求涉及的特定发明事项决定。
Claims (12)
1.一种半导体装置，其特征在于，该半导体装置具有：
第1导电型的第1半导体区域；
第2导电型的第2半导体区域，其配置在所述第1半导体区域上；
第1导电型的第3半导体区域，其配置在所述第2半导体区域上；
多个第2导电型的第4半导体区域，它们相互分离地配置在所述第3半导体区域上；
第2导电型的第5半导体区域，其位于所述第1半导体区域与所述第2半导体区域之间，并且杂质浓度高于所述第2半导体区域；
绝缘膜，其配置在从所述第4半导体区域的上表面延伸、贯穿所述第4半导体区域和所述第3半导体区域而到达所述第2半导体区域的沟槽的内壁上，与所述第3半导体区域的侧面相对，所述沟槽具有大于7μm且小于等于20μm的沟槽宽度；
控制电极，其在所述沟槽的内部配置在所述绝缘膜上；
第1主电极，其与所述第1半导体区域电连接；以及
第2主电极，其与所述第3半导体区域以及所述第4半导体区域电连接，
所述沟槽的宽度相对于所述第3半导体区域与所述第2主电极接触的宽度的比值为1以上且6以下，
所述沟槽形成为，在导通状态下从所述第1半导体区域移向所述第3半导体区域的空穴被所述沟槽的底部阻挡了移动，而蓄积在所述沟槽的底部附近的所述第2半导体区域内，
所述沟槽的底部下方的所述第2半导体区域的厚度为30μm～180μm。
2.根据权利要求1所述的半导体装置，其特征在于，
所述比值为1.5以上且3以下。
3.根据权利要求1所述的半导体装置，其特征在于，
所述比值为1.7以上且2以下。
4.根据权利要求1所述的半导体装置，其特征在于，
所述第2主电极配置在所述控制电极的上方，
所述半导体装置还具有配置在所述控制电极与所述第2主电极间的层间绝缘膜，
所述层间绝缘膜的至少一部分嵌入所述沟槽的内部。
5.根据权利要求4所述的半导体装置，其特征在于，
所述层间绝缘膜整体嵌入所述沟槽的内部。
6.根据权利要求1所述的半导体装置，其特征在于，
所述绝缘膜的配置在所述沟槽的底面的区域的厚度比配置在所述沟槽的侧面并与所述第3半导体区域相对的区域的厚度大。
7.一种半导体装置，其特征在于，该半导体装置具有：
第1导电型的第1半导体区域；
第2导电型的第2半导体区域，其配置在所述第1半导体区域上；
第1导电型的第3半导体区域，其配置在所述第2半导体区域上；
多个第2导电型的第4半导体区域，它们相互分离地配置在所述第3半导体区域上；
第2导电型的第5半导体区域，其位于所述第1半导体区域与所述第2半导体区域之间，并且杂质浓度高于所述第2半导体区域；
绝缘膜，其配置在从所述第4半导体区域的上表面延伸、贯穿所述第4半导体区域和所述第3半导体区域而到达所述第2半导体区域的沟槽的内壁上，与所述第3半导体区域的侧面相对，所述沟槽具有大于7μm且小于等于20μm的沟槽宽度；
控制电极，其在所述沟槽的内部配置在所述绝缘膜上；
第1主电极，其与所述第1半导体区域电连接；以及
第2主电极，其与所述第3半导体区域以及所述第4半导体区域电连接，
所述沟槽在与所述第2半导体区域和所述第3半导体区域之间的界面为同一平面水平上的总面积相对于所述第3半导体区域与所述第2主电极接触的区域的总面积的比值为1以上且6以下，
所述沟槽形成为，在导通状态下从所述第1半导体区域移向所述第3半导体区域的空穴被所述沟槽的底部阻挡了移动，而蓄积在所述沟槽的底部附近的所述第2半导体区域内，
所述沟槽的底部下方的所述第2半导体区域的厚度为30μm～180μm。
8.根据权利要求7所述的半导体装置，其特征在于，
所述比值为1.5以上且3以下。
9.根据权利要求7所述的半导体装置，其特征在于，
所述比值为1.7以上且2以下。
10.根据权利要求7所述的半导体装置，其特征在于，
所述第2主电极配置在所述控制电极的上方，
所述半导体装置还具有配置在所述控制电极与所述第2主电极间的层间绝缘膜，
所述层间绝缘膜的至少一部分嵌入所述沟槽的内部。
11.根据权利要求10所述的半导体装置，其特征在于，
所述层间绝缘膜整体嵌入所述沟槽的内部。
12.根据权利要求7所述的半导体装置，其特征在于，
所述绝缘膜的配置在所述沟槽的底面的区域的厚度比配置在所述沟槽的侧面并与所述第3半导体区域相对的区域的厚度大。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013-024130 | 2013-02-12 | ||
| JP2013024130A JP5838176B2 (ja) | 2013-02-12 | 2013-02-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103985744A CN103985744A (zh) | 2014-08-13 |
| CN103985744B true CN103985744B (zh) | 2017-04-05 |
Family
ID=51277646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310455051.9A Active CN103985744B (zh) | 2013-02-12 | 2013-09-29 | 半导体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9059237B2 (zh) |
| JP (1) | JP5838176B2 (zh) |
| CN (1) | CN103985744B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015041025A1 (ja) * | 2013-09-20 | 2015-03-26 | サンケン電気株式会社 | 半導体装置 |
| JP6453634B2 (ja) | 2014-12-10 | 2019-01-16 | トヨタ自動車株式会社 | 半導体装置 |
| JP7325931B2 (ja) * | 2017-05-16 | 2023-08-15 | 富士電機株式会社 | 半導体装置 |
| US10600867B2 (en) * | 2017-05-16 | 2020-03-24 | Fuji Electric Co., Ltd. | Semiconductor device having an emitter region and a contact region inside a mesa portion |
| KR102472577B1 (ko) * | 2018-12-14 | 2022-11-29 | 산켄덴키 가부시키가이샤 | 반도체 장치 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2682272B2 (ja) | 1991-06-27 | 1997-11-26 | 三菱電機株式会社 | 絶縁ゲート型トランジスタ |
| US5770878A (en) | 1996-04-10 | 1998-06-23 | Harris Corporation | Trench MOS gate device |
| US5894149A (en) * | 1996-04-11 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having high breakdown voltage and method of manufacturing the same |
| JP3924975B2 (ja) | 1999-02-05 | 2007-06-06 | 富士電機デバイステクノロジー株式会社 | トレンチ型絶縁ゲートバイポーラトランジスタ |
| US6413822B2 (en) | 1999-04-22 | 2002-07-02 | Advanced Analogic Technologies, Inc. | Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer |
| JP4904612B2 (ja) | 2000-05-22 | 2012-03-28 | 富士電機株式会社 | Ｉｇｂｔ |
| JP2002270842A (ja) | 2001-03-06 | 2002-09-20 | Toshiba Corp | 半導体装置 |
| JP4073176B2 (ja) * | 2001-04-02 | 2008-04-09 | 新電元工業株式会社 | 半導体装置およびその製造方法 |
| JP4823435B2 (ja) | 2001-05-29 | 2011-11-24 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP4225711B2 (ja) | 2001-06-29 | 2009-02-18 | 株式会社東芝 | 半導体素子及びその製造方法 |
| JP2007115943A (ja) | 2005-10-21 | 2007-05-10 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| JP5394647B2 (ja) | 2008-03-14 | 2014-01-22 | 株式会社豊田中央研究所 | 半導体装置 |
| WO2011148427A1 (en) | 2010-05-27 | 2011-12-01 | Fuji Electric Co., Ltd. | Mos-driven semiconductor device and method for manufacturing mos-driven semiconductor device |
-
2013
- 2013-02-12 JP JP2013024130A patent/JP5838176B2/ja active Active
- 2013-09-25 US US14/036,637 patent/US9059237B2/en active Active
- 2013-09-29 CN CN201310455051.9A patent/CN103985744B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN103985744A (zh) | 2014-08-13 |
| US20140225155A1 (en) | 2014-08-14 |
| JP5838176B2 (ja) | 2016-01-06 |
| JP2014154739A (ja) | 2014-08-25 |
| US9059237B2 (en) | 2015-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105531825B (zh) | 半导体装置及半导体装置的制造方法 | |
| US9105680B2 (en) | Insulated gate bipolar transistor | |
| CN104465769B (zh) | 半导体装置 | |
| US9000479B2 (en) | Semiconductor device | |
| US20120061723A1 (en) | Semiconductor device | |
| CN103985744B (zh) | 半导体装置 | |
| US10217830B2 (en) | Semiconductor device having trenches with enlarged width regions | |
| CN105474399B (zh) | 半导体装置 | |
| KR20110063532A (ko) | 금속 기판 상의 반도체 이종구조체 내에 스트레인드 채널을 가지는 전력 모스펫 | |
| JP2009218543A (ja) | 半導体装置 | |
| JP2007043123A (ja) | 半導体装置 | |
| CN204102904U (zh) | 半导体装置 | |
| CN105321999B (zh) | 半导体装置以及半导体装置的制造方法 | |
| CN103337498A (zh) | 一种bcd半导体器件及其制造方法 | |
| CN104465771B (zh) | 具有场电极的晶体管器件 | |
| CN104681614B (zh) | 半导体装置 | |
| KR20150061201A (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| CN103681824A (zh) | 功率半导体元件 | |
| US20210217845A1 (en) | Semiconductor device | |
| JP2017073410A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR101357620B1 (ko) | 반도체 장치용 3ｄ 채널 구조물 | |
| JP3193413U (ja) | 半導体装置 | |
| EP2458639A1 (en) | Bipolar transistor with base trench contacts insulated from the emitter. | |
| CN113497120B (zh) | 分离栅器件结构 | |
| CN203339169U (zh) | 场效应半导体器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |