CN103975437B - 固态成像元件以及电子装置 - Google Patents

固态成像元件以及电子装置 Download PDF

Info

Publication number
CN103975437B
CN103975437B CN201280060303.1A CN201280060303A CN103975437B CN 103975437 B CN103975437 B CN 103975437B CN 201280060303 A CN201280060303 A CN 201280060303A CN 103975437 B CN103975437 B CN 103975437B
Authority
CN
China
Prior art keywords
film
fixed charge
junction leakage
diffusion layer
pixel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201280060303.1A
Other languages
English (en)
Other versions
CN103975437A (zh
Inventor
佐藤尚之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of CN103975437A publication Critical patent/CN103975437A/zh
Application granted granted Critical
Publication of CN103975437B publication Critical patent/CN103975437B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14638—Structures specially adapted for transferring the charges across the imager perpendicular to the imaging plane

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Light Receiving Elements (AREA)

Abstract

本公开涉及一种能够抑制暗电流产生并获得更高图像质量的固态成像元件和电子装置。固态成像元件包括：高浓度扩散层，配置为用作连接部分，配线通过该连接部分连接到半导体衬底；以及结漏控制膜，形成以覆盖该扩散层的表面。另外，为了将配线和扩散层连接，堆叠于半导体衬底上的绝缘膜中形成的开口宽度大于扩散层的宽度。更进一步，电荷累积部分配置为累积根据接收到的光量而产生电荷的光电转换部分所产生的电荷，其中，结漏控制膜同时被用作电荷累积部分的电容膜。此外，形成有氧化硅或低界面态氧化膜于其中的堆叠结构包含在扩散层和结漏控制膜之间。本技术例如可应用于CMOS图像传感器。

Description

固态成像元件以及电子装置
技术领域
本公开涉及固态成像元件和电子装置，特别涉及能够抑制暗电流产生并且获得更高图像质量的固态成像元件和电子装置。
背景技术
近年来，为了降低成本、增加分辨率并且具备高功能性，已逐步发展对安装在诸如移动电话设备、数码照相机和数码摄像机的电子装置上的CMOS(互补金属氧化物半导体)图像传感器的微型化。
通常，入射在CMOS图像传感器上的入射光经受例如PD(光电二极管)的光电转换，PD(光电二极管)是包含在像素里的光电转换部分。然后，由该PD产生的电荷被传输至FD(浮置扩散)，其中FD是经由转移晶体管的浮置扩散区域，并且放大晶体管根据FD中所积累电荷的程度输出像素信号。
在相关技术中，在CMOS图像传感器中采用了一种针对每一行像素、从PD按顺序传输电荷至FD、并读取FD的电荷的卷帘式快门方案。在该卷帘式快门方案中，在某些情况下图像会出现失真，这是因为CMOS图像传感器的上一行像素和下一行像素的曝光时段不同。
另一方面，在包括针对每个像素的电荷累积部分的CMOS图像传感器中，已经开发了一种全局快门方案：对于所有像素，在同时从各FD传输电荷至各电荷累积部分后，从各累积部分按顺序传输并读取电荷至各FD。在该全局快门方案中，可以防止图像失真产生，这是因为所有像素的曝光时段都是相同的。
在采用全局快门方案的CMOS图像传感器中，像素中形成的电荷累积部分中或扩散层中的电荷的累积时间长于卷帘式快门方案中的该时间。为此，在电荷累积部分的扩散层(高浓度N型区域)中，向半导体衬底表面喷射的电子可能会增加，由此会增加暗电流。
因此，本申请的申请人已研发出一种能够抑制暗电流产生的固态成像元件，例如，通过将负电荷施加于PD的上层遮光膜以使得空穴被填充并且通过吸收产生于空穴界面的暗电流。
而且，在专利文献2所公开的CMOS图像传感器中，通过形成像素内电容膜的工艺或通过形成用于传输像素内电容器中累积电荷的通路的工艺来形成扩散层部分(高浓度N层)。
引用列表
专利文献
专利文献1：JP2010-182887A
专利文献2：JP2011-199816A
发明内容
技术问题
然而，如专利文献1中所公开的，不仅在受抑制的PD中产生暗电流，而且PD以外的区域也产生暗电流，从而在某些情况下对图像质量产生不利的影响。
本公开针对此种情况而设计，并且本公开的一个目标是抑制暗电流产生并获得更高图像质量。
解决方案
根据本公开的一个方面，所提供的固态成像元件包括：高浓度扩散层，其配置为用作连接部分，配线通过该扩散层连接至半导体衬底；以及结漏控制膜，其形成为覆盖该扩散层的表面。
根据本公开的另一个方面，所提供的电子装置包括：固态成像元件，其配置为包括用作连接部分的高浓度扩散层，配线通过该扩散层连接至半导体衬底；以及结漏控制膜，其形成为覆盖该扩散层的表面。
根据本公开的再一个方面，结漏控制膜形成为覆盖用作连接部分的高浓度扩散层的表面，配线通过该扩散层连接至半导体衬底。
有益效果
根据本公开的一个方面，可抑制暗电流产生并获得更高图像质量。
附图说明
图1是应用本发明的成像元件的实施例的构造示例的框图。
图2是像素的构造示例的示意图。
图3是形成像素的半导体衬底的横截面构造示例的示意图。
图4是第一构造示例的像素中N型半导体区域附近的横截面构造的示意图。
图5是第一构造示例的像素中N型半导体区域附近的制造工艺的示意图。
图6是第一构造示例的像素中N型半导体区域和第二电荷累积部分附近的横截面构造的示意图。
图7是第二构造示例的像素中N型半导体区域附近的横截面构造的示意图。
图8是第二构造示例的像素中N型半导体区域附近的制造工艺的示意图。
图9是结漏电流测评结果的示意图。
图10是第二构造示例的像素中N型半导体区域和第二电荷累积部分附近的横截面构造的示意图。
图11是负固定电荷的大小与结漏电流之间关系的示意图。
图12是第三构造示例的像素的横截面构造的示意图。
图13是第三构造示例的像素的制造工艺的示意图。
图14是第四构造示例的像素的横截面构造的示意图。
图15是第四构造示例的像素的制造工艺的示意图。
图16是第五构造示例的像素的横截面构造的示意图。
图17是第五构造示例的像素的制造工艺的示意图。
图18是用于描述堆叠构造的变化与N型半导体区域中负固定电荷量的关系的示意图。
图19是安装在电子设备上的成像装置的构造示例的框图。
参考符号列表
11 固态成像元件
12 像素阵列单元
13 垂直驱动单元
14 列处理单元
15 水平驱动单元
16 输出单元
17 驱动控制单元
21 像素
22 水平信号线
23 垂直信号线
31 PD(光电二极管)
32 第一转移栅极
33 第二转移栅极
34 第三转移栅极
35 复位晶体管
36 第一电荷累积部分
37 第二电荷累积部分
38 放大晶体管
39 选择晶体管
40 电荷释放栅极
41 FD(浮置扩散)
42 恒电流源
51 半导体衬底
52 N型半导体衬底
53 P型阱
61至64 N型半导体区域
65至66 P型半导体区域
67至69 栅极
71 P型半导体区域
72 绝缘膜
73 抗反射膜
74 结漏控制膜
75 层间膜
76 配线
77 穿通电极
81 下电极
82 上电极
83和84 穿通电极
85 配线
91 氧化硅或低界面态氧化膜
101 第一负固定电荷膜
102 第二负固定电荷膜
103 正固定电荷膜
具体实施方式
在下文中，参考附图详细描述应用了本技术的具体实施例。
图1是应用了本发明的成像元件的实施例的构造示例的框图。
固态成像元件11配置为包括像素阵列单元12、垂直驱动单元13、列处理单元14、水平驱动单元15、输出单元16和驱动控制单元17，如图1所示。
像素阵列单元12包括多个以阵列形式设置的像素21，并且通过对应于像素21的行数的多个水平信号线22连接至垂直驱动单元13，通过对应于像素21的列数的多个垂直信号线23连接至列处理单元14。换言之，包含在像素阵列单元12中的多个像素21中的每个像素设置在水平信号线22和垂直信号线23的交叉点处。
垂直驱动单元13通过水平信号线22依次将用于驱动每个像素21的驱动信号(转移信号、选择信号或复位信号等)提供给包含在像素阵列单元12中的多个像素21的每一行。
列处理单元14在通过垂直信号线23从每个像素21输出的像素信号上进行CDS(相关双取样)处理，以提取出像素信号的信号电平并且获得对应于像素21的光接收量的像素数据。
针对包含在像素阵列单元12中的多个像素21的每一列，水平驱动单元15按顺序将驱动信号提供给列处理单元14，该驱动信号用于使得从每个像素21获取的像素数据能够按顺序从列处理单元14中输出。
根据水平驱动单元15的驱动信号，适时地将像素数据从列处理单元14提供给输出单元16，并且输出单元16例如放大该像素数据且将所生成的像素数据输出给后续阶段的图像处理电路。
驱动控制单元17控制固态成像元件11中每一区块的驱动。例如，驱动控制单元17根据每一区块的驱动时段生成时钟信号并且将该时钟信号提供给每一区块。
接下来，将参考图2描述像素21的构造示例。
如图2所示，像素21配置为包括PD31、第一转移栅极32、第二转移栅极33、第三转移栅极34、复位晶体管35、第一电荷累积部分36、第二电荷累积部分37、放大晶体管38、选择晶体管39、电荷释放栅极40和FD41。而且，用于从像素21输出像素信号的恒电流源42通过垂直信号线23连接至像素21。
PD31是光电转换部分，其接收照射到像素21上的光，并根据光的强度产生且累积电荷。
根据垂直驱动单元13所提供的转移信号TG来驱动第一转移栅极32。当第一转移栅极32导通时，PD31中累积的电荷转移到第一电荷累积部分36。这里，在固态成像元件11中，在所有的PD31中同时(以相同的定时)进行从PD31到第一电荷累积部分36的电荷转移。
根据垂直驱动单元13所提供的转移信号FG来驱动第二转移栅极33。当第二转移栅极33导通时，第一电荷累积部分36中累积的电荷转移到FD41。
根据垂直驱动单元13所提供的转移信号AG来驱动第三转移栅极34。当第三转移栅极34导通时，FD41和第二电荷累积部分37进入连接状态。
根据垂直驱动单元13所提供的复位信号RST来驱动复位晶体管35。当复位晶体管35导通时，FD41中累积的电荷被释放至电源电位VDR，并且FD41因此而复位。
第一电荷累积部分36构造成使其一末端连接在第一转移栅极32与第二转移栅极33之间而其另一末端接地(GND)，并且该第一电荷累积部分36累积通过第一转移栅极32从PD31转移的电荷。
第二电荷累积部分37构造成使其一末端通过第三转移栅极34连接至FD41而其另一末端接地(GND)，并且该第二电荷累积部分37根据第三转移栅极34的驱动、随FD41一起累积电荷。
通过选择晶体管39，放大晶体管38以根据PD31产生、通过第一转移栅极32和第二转移栅极33转移、且在FD41中累积的电荷的水平，输出像素信号给垂直信号线23。
根据垂直驱动单元13所提供的选择信号SEL来驱动选择晶体管39，并且选择晶体管39进入这样的状态：当选择晶体管39导通时，来自放大晶体管38的像素信号可以被输出给垂直信号线23。
根据垂直驱动单元13所提供的放电信号PG来驱动电荷释放栅极40。当电荷释放栅极40导通时，由PD31产生的累积电荷被释放到电源电位VDD，并且PD31因此而复位。
FD41是浮置扩散区域，其包括连接至放大晶体管38的栅极的预定的累积电容器，并且FD41累积由PD31产生的电荷。而且，当第三转移栅极34截止时，由PD31产生的电荷只累积在FD41中，并且当第三转移栅极34导通时，电荷累积在FD41和第二电荷累积部分37中。
这里，在像素21中，第一电荷累积部分36使用嵌入式MOS电容器，并且第二电荷累积部分37使用的电容器的每单位面积容量值大于第一电荷累积部分36。因此，可保证更大量的饱和电荷。而且，在低照度时，由PD31产生的电荷通过第一电荷累积部分36以良好的暗时(dark-time)特性累积。另一方面，像素21以如下的方式驱动：在高照度时，由PD31产生的电荷累积在第一电荷累积部分36和具有更大电容的第二电荷累积部分37中。因此，即使在低照度时也可获得噪声很小的图像，并且即使在高照度时对应的动态范围也较宽。
接下来，将参考图3描述形成像素21的半导体衬底的横截面示例。
如图3所示，像素21形成在半导体衬底51中，并且半导体衬底51配置为使P型阱53例如形成在N型半导体衬底(N-sub)52的表面上。而且，N型半导体区域61至64以及P型半导体区域65和66形成在P型阱53中，栅电极67至69形成在P型阱53的表面上并且栅电极间插置有绝缘薄膜(未示出)。
N型半导体区域61和P型半导体区域65包含在PD31中，N型半导体区域62和P型半导体区域66包含在第一电荷累积部分36中，并且N型半导体区域63包含在FD41中。
N型半导体区域64是扩散层，其充当接触层以连接配线，该配线用于电连接第二电荷累积部分37和半导体衬底51，并且该扩散层是由高浓度N型构成的层(N+)。
栅电极67形成为覆盖第一电荷累积部分36以及PD31和第一电荷累积部分36之间的区域，并且栅电极67包含在第一转移栅极32中。栅电极68形成在第一电荷累积部分36和FD41之间的区域中，并且包含在第二转移栅极33中。栅电极69形成在FD41和N型半导体区域64之间的区域中，并且包含在第三转移栅极34中。
在以这样的方式构造的像素21中，当第一转移栅极32根据提供到栅电极67的转移信号TG而导通时，PD31接收光线时所产生的电荷从PD31转移到第一电荷累积部分36。然后，当第二转移栅极33根据提供到栅电极68的转移信号FG而导通时，第一电荷累积部分36中累积的电荷转移至FD41。这时，当第三转移栅极34根据提供到栅电极69的转移信号AG而导通时，转移至FD41的电荷也在第二电荷累积部分37中累积。
接下来，将参考图4描述像素21的第一构造示例。图4示出了第一构造示例的像素21中N型半导体区域附近的横截面构造。
如图4所示，在半导体衬底51中，P型半导体区域71在距N型半导体区域64预定间隔处形成。而且，绝缘薄膜72、抗反射膜73、结漏控制膜74、层间膜75以及配线76从半导体衬底51的表面侧开始依次堆叠。然后，形成穿通电极77以将N型半导体区域64连接至配线76。
P型半导体区域71在距N型半导体区域64预定间隔处形成，例如，以围绕N型半导体区域64的***。
绝缘膜72是硅化物隔离膜(例如，SiO/Sin)。除了像素21之外，固态成像元件11还包括***电路(例如，图1中的垂直驱动单元13、列处理单元14、水平驱动单元15、输出单元16和驱动控制单元17)。因此，通常，由于形成了硅化物，还在像素21中形成硅化物隔离膜。
抗反射膜73是绝缘膜(例如，HS-SiN)，所述绝缘膜具有防止入射到PD31上的光线在表层型CMOS图像传感器中反射的功能。而且，当执行接触处理时，抗反射膜73起到阻挡层的作用。
而且，在绝缘膜72和抗反射膜73中形成开口78，其对应于形成N型半导体区域64的位置。开口78形成为使得N型半导体区域64的整个表面可靠地打开，并且范围大于N型半导体区域64，例如，该范围还包括N型半导体区域64和P型半导体区域71之间的区域。
结漏控制膜74形成为覆盖N型半导体区域64的表面，并且是固定电荷膜(例如，HfO2或Al2O3)，其相对于N型半导体区域64具有负固定电荷(例如，在HfO2的情况下，电荷量：-3E11cm-2)。结漏控制膜74形成为具有例如约1nm至约15nm的膜厚度。
层间膜75形成在配线层中的多个层中所形成的各配线(配线76和未示出的其他配线)之间，以使各配线彼此绝缘，该配线层堆叠在包含在固态成像元件11中的半导体衬底中。
配线76形成为堆叠在层间膜75上，并且连接至与第二电荷累积部分37连接的穿通电极(例如，图6中的穿通电极83，下面将进行描述)。
穿通电极77形成在接触孔中并且将N型半导体区域64连接至配线76，该接触孔形成为穿透结漏控制膜74和层间膜75。
接下来，将参考图5描述像素21中N型半导体区域64附近的制造工艺。
首先，第一工艺中，在通过在半导体衬底51上进行离子注入而形成N型半导体区域64和P型半导体区域71后，在半导体衬底51的表面上形成绝缘膜72和抗反射膜73。这里，P型半导体区域71在距N型半导体区域64预定间隔处形成。
接下来，第二工艺中，光刻胶膜79形成于抗反射膜73的表面上。光刻胶膜79被图形化而形成开口，该开口对应于绝缘膜72和抗反射膜73中形成的开口78。这里，如图5所示，图形化的光刻胶膜79的开口宽度a大于N型半导体区域64的宽度b。
而且，第三工艺中，在绝缘膜72和抗反射膜73中形成开口78，并且光刻胶膜79因此被移除。此时，为了避免对N型半导体区域64的物理刮擦，首先对抗反射膜73进行干法刻蚀直至该工艺被绝缘膜72阻挡。其后，使用例如稀氢氟酸(DHF)对绝缘膜72进行湿法刻蚀直至形成开口78。
然后，第四工艺中，结漏控制膜74形成于整个表面上。而且，结漏控制膜74被图形化为理想布局，并通过干法刻蚀进行处理。
其后，如图4所示，层间膜75堆叠于结漏控制膜74上，依次形成接触孔、穿通电极77和配线76。
像素21中，如上所述，在堆叠层间膜75之前形成开口78；然后，具有负固定电荷的结漏控制膜74形成于N型半导体区域64上，从而覆盖N型半导体区域64。由于可减少N型半导体区域64的最外表面上喷射电子的源(耗尽层区域)，能够减少从N型半导体区域64流动至半导体衬底51的结漏电流。
也就是说，当全局快门方案用于固态成像元件11时，延长了用于在N型半导体区域64中累积从PD31传输的电荷的时间。为此，当没有形成结漏控制膜74时，存在从N型半导体区域64表面喷出的电子可能增加并且像素21的暗电流特性可能劣化的问题。但是，通过在像素21中形成结漏控制膜74，能防止像素21的暗电流特性劣化。
具体来说，当相对于像素21的N型半导体区域64形成开口78以使其宽度大于N型半导体区域64时，结漏控制膜74可形成为使N型半导体区域64的表面被可靠覆盖。因此，通过用结漏控制膜74覆盖N型半导体区域64的整个表面，能最大限度地防止结漏电流的产生。
而且，由于可通过减少结漏电流来抑制像素21内的暗电流，可抑制固态成像元件11所捕获的图像中因暗电流产生的噪声，从而改善图像质量。
而且，结漏控制膜74例如也可以被用作第二电荷累积部分37中的电容膜。
图6示出了像素21中的N型半导体区域64和第二电荷累积部分37附近的横截面构造。而且，在图6中，因为N型半导体区域64附近的构造与图4中的相同，所以省略了其详细的构造。
如图6所示，第二电荷累积部分37包括堆叠于半导体衬底51上的下电极81和堆叠于下电极81上的上电极82，上、下电极间插置有结漏控制膜74。
下电极81例如是多晶硅电极，并且其通过穿通电极83连接至配线76。也就是说，下电极81通过穿通电极83、配线76和穿通电极77连接至N型半导体区域64。另一方面，上电极82通过穿通电极84和配线85接地。
因此，结漏控制膜74形成为夹设在包含在第二电荷累积部分37中的下电极81和上电极82之间，并且因此可以充当第二电荷累积部分37的电容膜。
也就是说，在制造像素21时，可在N型半导体区域64上形成结漏控制膜74的同时形成第二电荷累积部分37的电容膜。因此，能够缩短像素21的制造工艺。
接下来，将参考图7描述第二构造示例的像素21A。该像素21A与参考图2和3描述的像素21具有相同的构造，而N型半导体区域64中与第二电荷累积部分37的连接构造不同于参考图4所描述的连接构造。
图7示出了像素21A中N型半导体区域附近的横截面构造。
如图7所示，与图4中像素21相比，像素21A在构造上的区别在于：在形成有N型半导体区域64的半导体衬底51上形成氧化硅或低界面态氧化膜91。此外，虽然穿通电极77配置为与图4中像素21的N型半导体区域64直接接触，但是氧化硅或低界面态氧化膜91配置为插置在像素21A中穿通电极77和N型半导体区域64之间。
也就是说，在像素21A中，氧化硅或低界面态氧化膜91、绝缘膜72、抗反射膜73、结漏控制膜74、层间膜75和配线76从半导体衬底51的表面开始依次堆叠。此外，在绝缘膜72和抗反射膜73中形成开口78之后，结漏控制膜74形成为经由氧化硅或低界面态氧化膜91覆盖N型半导体区域64的表面。因此，像素21A采用的构造具有堆叠结构，其中，氧化硅或低界面态氧化膜91和结漏控制膜74堆叠于半导体衬底51上。
这里，例如，包含诸如硅、铪、铝、钽、钛、钇和镧系元素的元素中的至少一种元素的绝缘膜可用作结漏控制膜74。而且，例如，选自氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钛(TiO2)和氧化钽(Ta2O5)的氧化物可用作结漏控制膜74。
接下来，将参考图8描述像素21A中N型半导体区域64附近的制造工艺。
首先，第一工艺中，通过普通CMOS工艺在半导体衬底51中形成N型半导体区域64和P型半导体区域71之后，在半导体衬底51上使用例如稀氢氟酸(DHF)执行移除底层氧化膜或天然氧化膜的工艺。然后，在半导体衬底51的表面上形成氧化硅或低界面态氧化膜91。例如，通过将温度设置至900℃、将O2/H2的浓度设置至10％并且在约3nm/10秒的条件下形成热氧化膜而对硅进行氧化。然后，绝缘膜72和抗反射膜73形成于该氧化硅或低界面态氧化膜91上。
接下来，第二工艺中，结漏控制膜74被图形化以便形成在氧化硅上或低界面态氧化膜91上。也就是说，如图8所示，光刻胶膜79被图形化以使得光刻胶膜79中形成开口，该开口对应于形成在绝缘膜72和抗反射膜73中的开口78，并且光刻胶膜79形成在抗反射膜73的表面上。这里，如图8所示，图形化的光刻胶膜79的开口宽度大于N型半导体区域64的宽度b。
其后，第三工艺中，根据光刻胶膜79的图形、通过干法刻蚀形成开口78。此时，为了避免N型半导体区域64的物理刮擦，首先对抗反射膜73进行干法刻蚀直至该工艺被绝缘膜72阻挡。然后，通过使用比如稀氢氟酸(DHF)的湿法刻蚀来剥离绝缘膜72的剩余部分，使得氧化硅或低界面态氧化膜91曝露于开口78的底面。之后，光刻胶膜79被移除。
然后，第四工艺中，在曝露于开口78的底面的氧化硅或低界面态氧化膜91上形成结漏控制膜74，使得其膜厚度在例如约1nm至15nm的范围内。而且，结漏控制膜74被图形化为理想布局，并通过干法刻蚀进行处理。
其后，如图7所示，层间膜75堆叠于结漏控制膜74上，接触孔形成于结漏控制膜74和层间膜75中，穿通电极77与配线76先后形成。这里，穿通电极77的上端直接连接至配线76，并且穿通电极77的下端经由氧化硅或低界面态氧化膜91连接至N型半导体区域64。
在像素21A中，如上所述，在开口78中采用堆叠结构，其中，结漏控制膜74经由氧化硅或低界面态氧化膜91堆叠于半导体衬底51上。因此，在像素21A中，能够改善对从N型半导体区域64的表面流至半导体衬底51的结漏电流的抑制效果。
也就是说，像素21A中，结漏控制膜74堆叠于氧化硅或低界面态氧化膜91上的这种堆叠结构能减少耗尽层面积，且同时在N型半导体区域64的表面上保持低界面态。因此，在像素21A中，即使在电场很强时，也可相较于像素21的构造而更多地减少结漏电流的产生。因此，当电场较强时，相较于像素21，其更能够抑制暗电流的增加。
图9是N型半导体区域64表面上结漏电流的测评结果的示意图。
图9示出了在对形成于半导体衬底51(其中形成有N型半导体区域64)中的绝缘膜采用三种构造时的简化电特性结果。例如，在图9的中间部分，示出了像素21A的构造(即：采用的构造具有将氧化硅或低界面态氧化膜91和结漏控制膜74堆叠于半导体衬底51上的堆叠结构)中的漏电量。而且，在图9的右侧，示出了像素21的构造(即：采用的构造具有将结漏控制膜74堆叠于半导体衬底51上的结构)中的漏电量。而且，在图9的左侧，示出了采用具有在半导体衬底51中堆叠用作绝缘膜的TEOS(四乙氧基硅烷)膜的结构的构造中的漏电量。
如图9所示，像素21A的构造中的漏电量是2.40055E-11[A]，像素21的构造中的漏电量是2.96183E-11[A]，并且采用TEOS膜用作绝缘膜的构造中的漏电量是3.10418E-11[A]。因此，相比于其他构造，通过采用将氧化硅或低界面态氧化膜91和结漏控制膜74堆叠于半导体衬底51上的堆叠构造，可以抑制结漏电流产生。
而且，如图10所示，也可以在像素21A中采用参照图6描述的构造，即：结漏控制膜74同时被用作第二电荷累积部分37的电容膜的构造。
图10为N型半导体区域64和第二电荷累积部分37附近的横截面构造示例。而且，在图10中，将省略与图6共通的构造的详细描述。
如图10所示，像素21A配置为具有将结漏控制膜74堆叠于氧化硅上或低界面态氧化膜91上的堆叠结构。而且，在像素21A中，下电极81堆叠于半导体衬底51之上，且氧化硅或低界面态氧化膜91插置于其间。此外，结漏控制膜74形成为夹设在下电极81和上电极82之间，并包含在第二电荷累积部分37中，因此可以用作第二电荷累积部分37的电容膜。
然而，在固态成像元件11中，如上所述，有必要不仅减少N型半导体区域64(其同时是连接至第二电荷累积部分37的扩散层)中的暗电流，而且还要减少PD31中的暗电流。通常来说，具有大量负固定电荷的膜可以减少PD31中的暗电流。相应地，通过在像素21中形成具有大量负固定电荷的结漏控制膜74(例如，Al2O3)，PD31中的暗电流可视为减少了。
下面将参考图11描述在结漏控制膜74具有大量负固定电荷的情况下以及在结漏控制膜74具有少量负固定电荷的情况下、N型半导体区域64中的结漏电流。
图11A与图4类似地示出了形成有结漏控制膜71于其中的像素21的横截面构造。而且，对于像素21，图11不仅如图4那样示出了N型半导体区域64附近的横截面构造，而且还示出了形成有PD31于其中的部分。但是，第一电荷累积部分36(图3)未示出，且绝缘膜72和抗反射膜73(图4)未示出。
而且，如图11B所示，在采用具有少量负固定电荷的结漏控制膜74(例如，HfO2)时，可抑制N型半导体区域64中结漏电流的产生。也就是说，在这种情况下，N型半导体区域64中结漏电流减少得比没有形成结漏控制膜74的构造(无负电荷)中的多。然而，在这种情况下，可减少PD31中的暗电流。
另一方面，当具有大量负固定电荷的结漏控制膜74(例如，Al2O3)用于减少PD31中产生的暗电流的目的时，N型半导体区域64中的电场增加，且会产生可观的结漏电流。也就是说，在这种情况下，结漏电流增加得比没有形成结漏控制膜74(无负电荷)的构造中的多。
因此，难以实现在抑制N型半导体区域64中结漏电流的产生的同时减少PD31中的暗电流。
接下来，将参照图12描述第三构造示例的像素21B。
像素21B中，如图12所示，通过在半导体衬底51中接合并形成N型半导体区域61和P型半导体区域65而构造PD31，并且FD41配置成包括经由栅电极68形成的N型半导体区域63。而且，经由栅电极69从FD41形成用作连接第二电荷累积部分37的接触面的、N型半导体区域64，并且P型半导体区域71在距N型半导体区域64预定间隔处形成。
而且，在像素21B中，第一负固定电荷膜101和第二负固定电荷膜102形成为堆叠在PD31之上，并且第二负固定电荷膜102形成为在N型半导体区域64之上的单层。因此，像素21B可构造成使得PD31中的负固定电荷量不同于N型半导体区域64中的负固定电荷量。
而且，选择材料以使得第二负固定电荷膜102上的负固定电荷量少于第一负固定电荷膜101上的负固定电荷量。因此，像素21B可构造成使得PD31中的负固定电荷量少于N型半导体区域64中的负固定电荷量。
相应地，在像素21B中，N型半导体区域64中结漏电流的产生得到抑制，并且PD31中的暗电流也得以减少。也就是说，在像素21B中，通过第二负固定电荷膜102来构造结漏控制膜，并且通过第一负固定电荷膜101和第二负固定电荷膜102的堆叠结构来构造暗电流抑制膜。
接下来，将参照图13描述像素21B的制造工艺。
首先，与相关领域中制造CMOS图像传感器的工艺一样，在半导体衬底51上形成STI(浅沟槽隔离)以及SW(侧壁)。然后，通过在半导体衬底51上执行N型离子种类(例如，P或As)的离子注入而形成N型半导体区域64。而且，通过在半导体衬底51上执行P型离子种类(例如，B或BF2)的离子注入而在距N型半导体区域64预定间隔处形成P型半导体区域71。然后，例如，通过使用比如稀氢氟酸(DHF)从半导体衬底51移除底层氧化膜或天然氧化膜并且进行高温氨水解来执行界面处理。
这之后，第一工艺中，例如，通过形成膜厚度为约1nm至约15nm的Al2O3膜而形成第一负固定电荷膜101。
接下来，第二工艺中，在半导体衬底51中形成光刻胶膜79，并通过光刻对光刻胶膜79进行图形化以使其形成开口，从而使得光刻胶膜79的宽度大于N型半导体区域64的宽度。然后，使用稀氢氟酸(DHF)、通过干法刻蚀或湿法刻蚀移除N型半导体区域64上层部分中的第一负固定电荷膜101。
然后，第三工艺中，移除光刻胶膜79，并且在底层部分上通过高温氨水解来实施界面处理；并且其后，例如，通过形成膜厚度约1nm至约15nm的HfO2膜而形成第二负固定电荷膜102。此后，如图12所示，层间膜75堆叠于第二负固定电荷膜102上，依次形成接触孔、穿通电极77和配线76。
如上所述，像素21B制为使得相对于PD31形成第一负固定电荷膜101和第二负固定电荷膜102的堆叠结构，并且相对于N型半导体区域64形成仅第二负固定电荷膜102的堆叠结构。
接下来，通过选择能够使第一负固定电荷膜101中负固定电荷量大于第二负固定电荷膜102中负固定电荷量的材料、实现具有PD31中负固定电荷量大于N型半导体区域64中负固定电荷量的关系的构造。因此，可制造出能够抑制N型半导体区域64中结漏电流的产生并且减少PD31中的暗电流的像素21B。
接下来，将参照图14描述第四构造示例的像素21C。
与图12中的像素21B一样，图14所示的像素21C的构造具有PD31中负固定电荷量大于N型半导体区域64中负固定电荷量的关系。但是，像素21C具有与图12中像素21B不同的构造，区别在于在N型半导体区域64中形成第一负固定电荷膜101和正固定电荷膜103的堆叠结构以及在PD31中形成仅第一负固定电荷膜101的堆叠结构。像素21C的剩余构造与图12中像素21B的相同，并且因此省略其详细描述。
也就是说，在像素21C中，第一负固定电荷膜101形成于PD31之上，并且该第一负固定电荷膜101和正固定电荷膜103形成为堆叠于N型半导体区域64之上。因此，像素21C可构造成使得PD31中的负固定电荷量不同于N型半导体区域64中的负固定电荷量。更进一步，像素21C可配置为使得N型半导体区域64中的负固定电荷量少于PD31中的负固定电荷量。
相应地，像素21C可以抑制N型半导体区域64中结漏电流的产生并且减少PD31中的暗电流。即：在像素21C中，通过第一负固定电荷膜101和正固定电荷膜103的堆叠结构形成结漏控制膜，并且通过第一负固定电荷膜101形成暗电流抑制膜。
接下来，将参照图15描述像素21C的制造工艺。
首先，与制造像素21B的工艺一样，N型半导体区域64和P型半导体区域71形成于半导体衬底51中。其后，第一工艺中，通过形成Al2O3膜而形成第一负固定电荷膜101，并且通过在第一负固定电荷膜101之上形成氧化硅膜或氮化硅膜而形成正固定电荷膜103。
接下来，第二工艺中，光刻胶膜79形成于半导体衬底51中，并且通过光刻对光刻胶膜79中形成PD31的部分进行图形化。
然后，第三工艺中，通过干法刻蚀或湿法刻蚀移除PD31的上层部分中的正固定电荷膜103，并且光刻胶膜79因此被移除。这里，当正固定电荷膜103被移除时，调整像素21C中的第一负固定电荷膜101以使得其厚度大于像素21B中第一负固定电荷膜101的厚度，从而避免用作正固定电荷膜103的底层部分的、第一负固定电荷膜101被完全移除。
其后，如图14所示，层间膜75被堆叠于第二负固定电荷膜102和正固定电荷膜103上，依次形成接触孔、穿通电极77和配线76。
如上所述，像素21C制为使得在PD31中形成仅第一负固定电荷膜101的堆叠结构，并且在N型半导体区域64中形成第一负固定电荷膜101和正固定电荷膜103的堆叠结构。因此，实现了具有PD31中负固定电荷量大于N型半导体区域64中负固定电荷量的关系的构造。相应地，可制造出能够抑制N型半导体区域64中结漏电流的产生并且减少PD31中的暗电流的像素21C。
接下来，将参照图16描述像素21D的制造工艺。
与图12中的像素21B一样，图16所示的像素21D的构造具有PD31中负固定电荷量大于N型半导体区域64中负固定电荷量的关系。但是，像素21D具有与图12中像素21B不同的构造，区别是在N型半导体区域64中形成第二负固定电荷膜102和正固定电荷膜103的堆叠结构以及在PD31中形成第一负固定电荷膜101和第二负固定电荷膜102的堆叠结构。像素21D的剩余构造与图12中像素21B的构造相同，并且因此省略其详细描述。
即：在像素21D中，第一负固定电荷膜101和第二负固定电荷膜102形成为堆叠于PD31之上，并且第二负固定电荷膜102和正固定电荷膜103形成为堆叠于N型半导体区域64之上。更进一步，像素21D可配置为使得N型半导体区域64中的负固定电荷量少于PD31中的负固定电荷量。
相应地，像素21D可以抑制N型半导体区域64中结漏电流的产生并且减少PD31中的暗电流。即：在像素21D中，通过第二负固定电荷膜102和正固定电荷膜103的堆叠结构形成结漏控制膜，并且通过第一负固定电荷膜101和第二负固定电荷膜102的堆叠机构形成暗电流抑制膜。
接下来，将参照图17描述像素21D的制造工艺。
首先，与制造像素21B的工艺一样，N型半导体区域64和P型半导体区域71形成于半导体衬底51中。其后，第一工艺中，通过形成Al2O3膜而形成第一负固定电荷膜101。与像素21B的第二工艺一样，移除N型半导体区域64的上层部分中的第一负固定电荷膜101，并且依次形成堆叠的第二负固定电荷膜102和正固定电荷膜103。
接下来，第二工艺中，光刻胶膜79形成于半导体衬底51中，并且通过光刻对光刻胶膜79中形成PD31的部分进行图形化。
然后，第三工艺中，通过使用稀氢氟酸(DHF)、高温磷酸或类似物的干法刻蚀或湿法刻蚀来移除PD31的上层部分中的正固定电荷膜103，并且因此移除光刻胶膜79。这里，当移除正固定电荷膜103时，用作正固定电荷膜103的底层部分的、第二负固定电荷膜102可能会被移除。但是，通过在形成第一负固定电荷膜101时调整其膜厚度来避免最底层的第一负固定电荷膜101被完全移除。
其后，如图16所示，层间膜75堆叠于第二负固定电荷膜102和正固定电荷膜103上，依次形成接触孔、穿通电极77和配线76。
如上所述，像素21D制为使得在PD31中形成第一负固定电荷膜101和第二负固定电荷膜102的堆叠结构以及在N型半导体区域64中形成第二负固定电荷膜102和正固定电荷膜103的堆叠结构。因此，实现了具有PD31中负固定电荷量大于N型半导体区域64中负固定电荷量的关系的构造。相应地，可制造出能够抑制N型半导体区域64中结漏电流的产生并且减少PD31中的暗电流的像素21D。
这里，将参考图18描述堆叠结构的变化与N型半导体区域64中负固定电荷量的关系。
图18示出了当N型半导体区域64的堆叠结构变化时的平带电压。例如，示出了当图4像素21的构造中形成用作结漏控制膜74的Al2O3膜时，在施加18V的平带电压时的对比。
如图18所示，与图4像素21中仅堆叠Al2O3膜以用作结漏控制膜74的堆叠结构相比，可以通过形成图14中像素21C的构造而减小平带电压，即：形成作为第一负固定电荷膜101的Al2O3膜并且堆叠正固定电荷膜103的堆叠结构。
而且，相较于图12中像素21B的构造，即：形成HfO2膜作为第一负固定电荷膜101的构造，可以通过形成图16中像素21D的构造而减小平带电压，即：形成作为第一负固定电荷膜101的HfO2膜并且堆叠正固定电荷膜103的堆叠结构。
而且，可以通过膜厚度、热处理等来调节由图14中像素21C的构造引起的平带电压的减少量以及图16中像素21D的构造引起的平带电压的减少量。除此之外，因为调整的程度会因固态成像元件11或像素的设计而不同，调整平带电压的减少量以获得适用于每个装置的负固定电荷。
在本实施例中，已经描述了在半导体衬底51中形成N型半导体区域64和P型半导体区域71的构造，但是所有上述像素21的构造示例中，可以更改离子注入的配置。即：可形成高浓度的P型半导体区域(P型离子种类：B、BF2等)作为扩散层，该扩散层用作与半导体衬底51中第二电荷累积部分37的连接部分，并且可在距该扩散层预定间隔处形成N型半导体区域(N型电子种类：P、As等)。
而且，例如，固态成像元件11可应用于表面辐照型CMOS图像传感器和背面辐照型CMOS图像传感器中的任何一个。在该表面辐照型CMOS图像传感器中，从表面侧(其上在半导体衬底51中堆叠有配线层)辐照入射光；在该背面辐射型CMOS图像传感器中，从与表面侧(其上在半导体衬底51中堆叠有配线层)相对的背面辐照入射光。
更进一步，如上所述的固态成像元件11例如可应用于不同的电子器件，比如成像***(如数码照相机或数码摄像机)、具有成像功能的移动电话或其他具有成像功能的装置。
图19是安装在电子装置上的成像器件的构造示例的框图。
如图19所示，成像装置201包括光学***202、成像元件203、信号处理电路204、显示器205以及存储器206，并且构造成可以捕获静态图像和动态图像。
光学***202包括一个或多个透镜，并将图像光线(入射光)从物体引导至成像元件203，使得图像可以形成于成像元件203的光接收表面(传感器单元)。
如上所述的构造示例中的固态成像元件11可应用于成像元件203。根据通过光学***202在光接收表面上形成的图像，在成像元件203中累积电荷达一定时间段。而且，向信号处理电路204提供对应于被累积在成像元件203中的电荷的信号。
信号处理电路204对成像元件203输出的信号电荷执行各种信号处理。当信号处理电路204执行信号处理时，所获得的图像(图像数据)提供给显示器205以用于显示或提供给存储器206以用于存储(记录)。
通过应用包括如上所述构造示例的像素21的固态成像元件11作为成像装置201中的成像元件203，能够抑制暗电流的产生并且获得更高质量的图像。
此外，本技术方案也可如下构成。
(1).一种固态成像元件，包括：
高浓度扩散层，其配置为用作连接部分，配线通过所述连接部分连接至半导体衬底；以及
结漏控制膜，其形成以覆盖所述扩散层的表面。
(2).根据(1)的固态成像元件，其中，为了将所述配线连接至所述扩散层，堆叠在所述半导体衬底上的绝缘膜中形成的开口的宽度大于所述扩散层的宽度。
(3).根据(1)或(2)的固态成像元件，还包括：
电荷累积部分，其配置为累积由光电转换部分产生的电荷，所述光电转换部分根据接收的光量产生电荷，
其中，所述结漏控制膜还用作所述电荷累积部分的电容膜。
(4).根据(1)至(3)中任一的固态成像元件，其中，在所述扩散层和所述结漏控制膜之间形成氧化硅或低界面态氧化膜，并且所述固态成像元件包含堆叠结构，在所述堆叠结构中所述氧化硅或低界面态氧化膜和所述结漏控制膜堆叠在所述半导体衬底上。
(5).根据(1)至(4)中任一的固态成像元件，还包括：
光电转换部分，其配置为根据光照量产生并且积累电荷；以及
暗电流抑制膜，其形成以覆盖所述光电转换部分的表面，
其中，所述扩散层之上的所述结漏控制膜和所述光电转换部分之上的所述暗电流抑制膜的负固定电荷量不同。
(6).根据(1)至(5)中任一的固态成像元件，其中，所述扩散层之上的所述结漏控制膜的负固定电荷量被设定为少于所述光电转换部分之上的所述暗电流抑制膜的负固定电荷量。
(7).根据(1)至(6)中任一的固态成像元件，其中，形成在所述光电转换部分之上的所述暗电流抑制膜被配置为具有第一负固定电荷膜和第二负固定电荷膜的堆叠结构，所述第二负固定电荷膜的固定电荷量少于所述第一负固定电荷膜的固定电荷量，并且
其中，形成在所述扩散层之上的所述结漏控制膜是通过所述第二负固定电荷膜形成的。
(8).根据(1)至(6)中任一的固态成像元件，其中，形成在所述扩散层之上的所述结漏控制膜被配置为具有负固定电荷膜和正固定电荷膜的堆叠结构，并且，
其中，形成在所述光电转换部分之上的所述暗电流抑制膜是通过所述负固定电荷膜形成的。
(9).根据(1)至(6)中任一的固态成像元件，其中，形成在所述光电转换部分之上的所述暗电流抑制膜被配置为具有所述第一负固定电荷膜和第二负固定电荷膜的堆叠结构，所述第二负固定电荷膜的固定电荷量少于所述第一负固定电荷膜的固定电荷量，并且
其中，形成在所述扩散层之上的所述结漏控制膜被配置为具有所述第二负固定电荷膜和正固定电荷膜的堆叠结构。
此外，本实施例不限于如上所述的实施例，并且可在不脱离本公开宗旨的情况下进行各种变化。

Claims (9)

1.一种固态成像元件，包括：
高浓度扩散层，配置为用作连接部分，配线通过所述连接部分连接至半导体衬底；以及
结漏控制膜，形成以覆盖所述扩散层的表面，
其中，所述固态成像元件还包括：
光电转换部分，配置为根据光照量产生并且积累电荷；以及
暗电流抑制膜，形成以覆盖所述光电转换部分的表面，
其中，所述扩散层之上的所述结漏控制膜和所述光电转换部分之上的所述暗电流抑制膜的负固定电荷量不同。
2.根据权利要求1所述的固态成像元件，其中，为了将所述配线连接至所述扩散层，堆叠在所述半导体衬底上的绝缘膜中形成的开口的宽度大于所述扩散层的宽度。
3.根据权利要求1所述的固态成像元件，还包括：
电荷累积部分，配置为累积由光电转换部分产生的电荷，所述光电转换部分根据接收的光量产生电荷，
其中，所述结漏控制膜还用作所述电荷累积部分的电容膜。
4.根据权利要求1所述的固态成像元件，其中，在所述扩散层和所述结漏控制膜之间形成低界面态氧化膜，并且所述固态成像元件包含堆叠结构，在所述堆叠结构中所述低界面态氧化膜和所述结漏控制膜堆叠在所述半导体衬底上。
5.根据权利要求1所述的固态成像元件，其中，所述扩散层之上的所述结漏控制膜的负固定电荷量被设定为少于所述光电转换部分之上的所述暗电流抑制膜的负固定电荷量。
6.根据权利要求5所述的固态成像元件，其中，形成在所述光电转换部分之上的所述暗电流抑制膜被配置为具有第一负固定电荷膜和第二负固定电荷膜的堆叠结构，所述第二负固定电荷膜的固定电荷量少于所述第一负固定电荷膜的固定电荷量，并且
其中，形成在所述扩散层之上的所述结漏控制膜是通过所述第二负固定电荷膜形成的。
7.根据权利要求5所述的固态成像元件，其中，形成在所述扩散层之上的所述结漏控制膜被配置为具有负固定电荷膜和正固定电荷膜的堆叠结构，并且，
其中，形成在所述光电转换部分之上的所述暗电流抑制膜是通过所述负固定电荷膜形成的。
8.根据权利要求6所述的固态成像元件，其中，形成在所述光电转换部分之上的所述暗电流抑制膜被配置为具有所述第一负固定电荷膜和第二负固定电荷膜的堆叠结构，所述第二负固定电荷膜的固定电荷量少于所述第一负固定电荷膜的固定电荷量，并且
其中，形成在所述扩散层之上的所述结漏控制膜被配置为具有所述第二负固定电荷膜和正固定电荷膜的堆叠结构。
9.一种电子装置，包括固态成像元件，所述固态成像元件配置为包括：
高浓度扩散层，用作连接部分，配线通过所述连接部分连接至半导体衬底；以及
结漏控制膜，形成以覆盖所述扩散层的表面，
其中，所述固态成像元件还包括：
光电转换部分，配置为根据光照量产生并且积累电荷；以及
暗电流抑制膜，形成以覆盖所述光电转换部分的表面，
其中，所述扩散层之上的所述结漏控制膜和所述光电转换部分之上的所述暗电流抑制膜的负固定电荷量不同。
CN201280060303.1A 2011-12-14 2012-12-04 固态成像元件以及电子装置 Active CN103975437B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2011273819 2011-12-14
JP2011-273819 2011-12-14
JP2012125657 2012-06-01
JP2012-125657 2012-06-01
PCT/JP2012/081306 WO2013088984A1 (ja) 2011-12-14 2012-12-04 固体撮像素子および電子機器

Publications (2)

Publication Number Publication Date
CN103975437A CN103975437A (zh) 2014-08-06
CN103975437B true CN103975437B (zh) 2018-04-20

Family

ID=48612438

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280060303.1A Active CN103975437B (zh) 2011-12-14 2012-12-04 固态成像元件以及电子装置

Country Status (7)

Country Link
US (2) US9293498B2 (zh)
EP (1) EP2793263B1 (zh)
JP (1) JPWO2013088984A1 (zh)
KR (1) KR102067296B1 (zh)
CN (1) CN103975437B (zh)
TW (1) TWI548073B (zh)
WO (1) WO2013088984A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI548073B (zh) * 2011-12-14 2016-09-01 Sony Corp Solid-state imaging devices and electronic equipment
US10332921B2 (en) 2015-10-09 2019-06-25 Sony Semiconductor Solutions Corporation Solid-state image sensing device and method for manufacturing the same, and electronic device
CN113923387A (zh) * 2016-02-29 2022-01-11 索尼公司 固态摄像装置
JP6920110B2 (ja) * 2017-06-13 2021-08-18 ルネサスエレクトロニクス株式会社 固体撮像素子およびその製造方法
JP7214373B2 (ja) * 2018-06-04 2023-01-30 キヤノン株式会社 固体撮像素子及び固体撮像素子の製造方法、撮像システム
KR20210027699A (ko) 2019-09-02 2021-03-11 삼성디스플레이 주식회사 표시 장치
CN112563298A (zh) * 2020-12-07 2021-03-26 上海韦尔半导体股份有限公司 一种低暗电流的图像传感器像素结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2362642A1 (en) * 2010-02-26 2011-08-31 Sony Corporation Solid-state image pickup apparatus, driving method for solid-state image pickup apparatus and electronic device
CN102208427A (zh) * 2010-03-31 2011-10-05 索尼公司 固体摄像器件、用于制造固体摄像器件的方法和电子设备

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7880255B2 (en) * 2004-07-19 2011-02-01 Micron Technology, Inc. Pixel cell having a grated interface
KR100614653B1 (ko) * 2004-11-18 2006-08-22 삼성전자주식회사 백점 및 오버플로우의 문제없이 글로벌 노출이 가능한씨모스 이미지 센서 및 그 제조 방법
KR100672993B1 (ko) * 2005-01-19 2007-01-24 삼성전자주식회사 자가 승압 기능을 갖는 이미지 센서, 자가 승압 방법 및상기 이미지 센서 형성 방법
US7808023B2 (en) * 2005-08-24 2010-10-05 Aptina Imaging Corporation Method and apparatus providing integrated color pixel with buried sub-wavelength gratings in solid state imagers
JP5136110B2 (ja) * 2008-02-19 2013-02-06 ソニー株式会社 固体撮像装置の製造方法
JP5374980B2 (ja) * 2008-09-10 2013-12-25 ソニー株式会社 固体撮像装置
JP4752926B2 (ja) 2009-02-05 2011-08-17 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、電子機器
JP5347999B2 (ja) * 2009-03-12 2013-11-20 ソニー株式会社 固体撮像素子及びその製造方法、撮像装置
US8405751B2 (en) * 2009-08-03 2013-03-26 International Business Machines Corporation Image sensor pixel structure employing a shared floating diffusion
JP5564874B2 (ja) * 2009-09-25 2014-08-06 ソニー株式会社 固体撮像装置、及び電子機器
JP2011129723A (ja) * 2009-12-17 2011-06-30 Sharp Corp 固体撮像素子の製造方法
JP5641287B2 (ja) * 2010-03-31 2014-12-17 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法、および、電子機器
JP2011222708A (ja) * 2010-04-08 2011-11-04 Sony Corp 固体撮像装置、固体撮像装置の製造方法、および電子機器
TWI548073B (zh) * 2011-12-14 2016-09-01 Sony Corp Solid-state imaging devices and electronic equipment

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2362642A1 (en) * 2010-02-26 2011-08-31 Sony Corporation Solid-state image pickup apparatus, driving method for solid-state image pickup apparatus and electronic device
CN102208427A (zh) * 2010-03-31 2011-10-05 索尼公司 固体摄像器件、用于制造固体摄像器件的方法和电子设备

Also Published As

Publication number Publication date
EP2793263A1 (en) 2014-10-22
KR102067296B1 (ko) 2020-01-16
EP2793263B1 (en) 2019-03-06
EP2793263A4 (en) 2015-08-12
KR20140110844A (ko) 2014-09-17
US20150279892A1 (en) 2015-10-01
TW201330240A (zh) 2013-07-16
CN103975437A (zh) 2014-08-06
US9293498B2 (en) 2016-03-22
JPWO2013088984A1 (ja) 2015-04-27
WO2013088984A1 (ja) 2013-06-20
TWI548073B (zh) 2016-09-01
US9570496B2 (en) 2017-02-14
US20160204140A1 (en) 2016-07-14

Similar Documents

Publication Publication Date Title
CN103975437B (zh) 固态成像元件以及电子装置
US6611037B1 (en) Multi-trench region for accumulation of photo-generated charge in a CMOS imager
US7923727B2 (en) Image sensor including a photoelectric conversion film
JP4340248B2 (ja) 半導体撮像装置を製造する方法
US6500692B1 (en) Method of making trench photosensor for a CMOS imager
US8338856B2 (en) Backside illuminated image sensor with stressed film
US7250321B2 (en) Method of forming a photosensor
US7274054B2 (en) Dual capacitor structure for imagers and method of formation
US20060151848A1 (en) Photogate with improved short wavelength response for a CMOS imager
JP2004071931A (ja) 固体撮像素子及びその製造方法
KR20090083233A (ko) 이미지 센서의 제조 방법
JP5428394B2 (ja) 固体撮像装置とその製造方法、および撮像装置
US20090315087A1 (en) Image sensor and method for manufacturing the same
US7700396B2 (en) Image sensor and fabricating method thereof
KR20060125177A (ko) 씨모스 이미지 센서 및 그 제조 방법
KR20070000818A (ko) 씨모스 이미지 센서 및 그 제조 방법
KR20070001542A (ko) 씨모스 이미지 센서의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20160920

Address after: Kanagawa

Applicant after: SONY semiconductor solutions

Address before: Tokyo, Japan, Japan

Applicant before: Sony Corp

GR01 Patent grant
GR01 Patent grant