CN103973266A - 振荡器校正电路与方法以及集成电路 - Google Patents

Abstract

本发明实施例提供一种振荡器校正电路与方法以及集成电路，该电路包括振荡器、校正模块、以及刻录模块。振荡器输出振荡时钟脉冲信号，而且包括多个阻抗元件。其中一校正值控制至少一个上述阻抗元件的阻抗值，而上述多个阻抗元件的阻抗值决定振荡时钟脉冲信号的频率。校正模块耦接振荡器，在校正信号设立之后，根据振荡时钟脉冲信号和参考时钟脉冲信号的频率倍数关系，决定并输出校正值。刻录模块耦接校正模块，包括一非易失性存储器。刻录模块在刻录信号设立之后将校正值刻录至非易失性存储器。

Description

振荡器校正电路与方法以及集成电路

技术领域

本发明是有关于一种校正电路与方法以及集成电路(IC：integratedcircuit)，且特别是有关于一种振荡器(oscillator)的校正电路与方法以及具有振荡器校正电路的集成电路。

背景技术

在数字电路中，时钟脉冲信号（clock signal）的重要程度，就像人体的脉搏。很多数字电路包含电阻电容振荡器，用以产生时钟脉冲信号。电阻和电容在集成电路工艺中的偏差(deviation)很大，举例来说，电阻值和目标值的偏差可达到20%～30%，这对振荡器产生的时钟脉冲信号频率有很不利的影响。此外，振荡器操作时的环境温度也是一个变因。所以，集成电路在出厂测试时，必须校正其中的电阻电容振荡器(RC oscillator)。

上述校正主要是用测试机台来进行，为了节约成本，许多厂商使用较廉价的测试机台。廉价的测试机台因为控制软件的功能有限，或因为连接芯片脚位(pin)的信号通道(channel)有限，一次只能校正一个芯片其中的振荡器，而不能同时校正多个芯片其中的振荡器。但是这样会提高芯片测试成本。

发明内容

本发明实施例提供一种振荡器校正电路与方法以及具有振荡器校正电路的集成电路，可节省芯片测试的时间与成本。

本发明实施例提出一种振荡器校正电路，包括振荡器、校正模块、以及刻录模块（program module）。振荡器输出振荡时钟脉冲信号，而且包括多个阻抗元件。其中一校正值控制至少一个上述阻抗元件的阻抗值(impedance)，而上述多个阻抗元件的阻抗值决定振荡时钟脉冲信号的频率。校正模块耦接振荡器，在校正信号设立(assert)之后，根据振荡时钟脉冲信号和参考时钟脉冲信号的频率倍数关系，决定并输出校正值。刻录模块耦接校正模块，包括一非易失性存储器(non-volatile memory)。刻录模块在刻录信号设立之后将校正值刻录至非易失性存储器。

本发明实施例另提出一种集成电路，此集成电路包括一振荡器校正电路，上述振荡器校正电路包括振荡器、校正模块、以及刻录模块。振荡器输出振荡时钟脉冲信号，包括多个阻抗元件。其中一校正值控制至少一个上述阻抗元件的阻抗值，而上述多个阻抗元件的阻抗值决定振荡时钟脉冲信号的频率。校正模块耦接振荡器，在一校正信号设立之后，根据振荡时钟脉冲信号和参考时钟脉冲信号，通过二分搜寻法逐步取代校正值的每一位并输出校正值。其中参考时钟脉冲信号为振荡时钟脉冲信号的频率正确时所对应的时钟脉冲信号。刻录模块耦接校正模块，包括非易失性存储器，在刻录信号设立之后将校正值刻录至非易失性存储器。

本发明实施例另提出一种振荡器校正方法，用于校正一振荡器，此振荡器依据一校正值输出振荡时钟脉冲信号，其中校正值决定振荡时钟脉冲信号的频率，上述振荡器校正方法包括下列步骤：在校正信号设立之后，根据振荡时钟脉冲信号和参考时钟脉冲信号的频率倍数关系，决定并输出校正值；以及在刻录信号设立之后将校正值刻录至非易失性存储器。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是依照本发明一实施例的一种振荡器校正电路的示意图；

图2是依照本发明一实施例的一种振荡器校正电路的信号示意图；

图3和图4是依照本发明一实施例的一种振荡器校正方法的流程图。

附图标记

具体实施方式

图1是依照本发明一实施例的一种振荡器校正电路100的示意图。振荡器校正电路100可内建于集成电路110之中。振荡器校正电路100可自集成电路110外部的测试机台接收三个信号，分别是参考时钟脉冲信号REF_CLK、校正信号TRIM_EN、以及刻录信号PROGRAM_EN。振荡器校正电路100包括校正模块120、刻录模块150、振荡器142、以及多工器(multiplexer)144。校正模块120耦接振荡器142，刻录模块150耦接校正模块120，多工器144耦接校正模块120、刻录模块150、以及振荡器142。

振荡器142输出振荡时钟脉冲信号OSC_CLK。振荡器142包括多个阻抗元件。校正值TRIM_BITS控制至少一个上述阻抗元件的阻抗值，而上述多个阻抗元件的阻抗值决定振荡时钟脉冲信号OSC_CLK的频率。举例来说，如果振荡器142是电阻电容振荡器，则每一上述阻抗元件可以是电阻或电容，前述的阻抗元件可由电阻与电容组合而成。在本发明一实施例中，校正值TRIM_BITS可用来控制电阻的阻抗值。

图2是振荡器校正电路100其中一部份信号的示意图，而图3是依照本发明一实施例的一种振荡器校正方法的流程图，图3的校正方法可由振荡器校正电路100执行。如图2所示，振荡器校正电路100的操作可分为校正阶段和刻录阶段。当校正信号TRIM_EN设立时，表示校正阶段开始，然后校正模块120在步骤310根据振荡时钟脉冲信号OSC_CLK和参考时钟脉冲信号REF_CLK的频率倍数关系，决定并输出校正值TRIM_BITS。当刻录信号PROGRAM_EN设立时，表示刻录阶段开始，然后刻录模块150在步骤320将来自校正模块120的校正值TRIM_BITS刻录至内建的非易失性存储器154。在一实施例中，刻录信号PROGRAM_EN可在校正阶段结束后才被设立。刻录模块150会在集成电路110启动(power on)之后输出非易失性存储器154存储的校正值TRIM_BITS。多工器144可根据校正信号TRIM_EN设立与否，在校正模块120和刻录模块150输出的校正值其中择一输入振荡器142，以决定振荡时钟脉冲信号OSC_CLK的频率。在其他实施例中，亦可通过其他方式选择输出校正模块120或刻录模块150的校正值，举例来说，亦可通过输出其他控制信号至多工器144的方式，以由校正模块120或刻录模块150的校正值中择一输出至振荡器142。

校正模块120包括比较模块122、搜寻控制电路(search control circuit)124、以及正反器(flip-flop)126。正反器126可设置于搜寻控制电路124之外，亦可设置在搜寻控制电路124中。搜寻控制电路124可为一控制器、处理器或是状态机(state machine)例如二分搜寻状态机(binary search state machine)。比较模块122包括期望值单元132、频率计数器134、以及比较器136。频率计数器134耦接振荡器142，比较器136耦接期望值单元132和频率计数器134，搜寻控制电路124耦接比较器136，正反器126耦接搜寻控制电路124、多工器144、以及刻录模块150。刻录模块150包括刻录控制电路(program controlcircuit)152、非易失性存储器154、以及正反器156。刻录控制电路152耦接正反器126，非易失性存储器154耦接刻录控制电路152，正反器156耦接非易失性存储器154和多工器144。刻录控制电路152可为一处理器、控制器或状态机。在本发明一实施例中，可通过一控制电路例如状态机(state machine)自动将非易失性存储器154存储的校正值载入正反器156中，前述的控制电路可设置在正反器156中，或独立设置。

图4是依照本发明另一实施例的一种振荡器校正方法的流程图，此校正方法可由振荡器校正电路100和上述的测试机台执行。首先，测试机台在步骤405设立校正信号TRIM_EN。搜寻控制电路124在步骤410输出最初的校正值TRIM_BITS。校正值TRIM_BITS可为k位的二进位数，其中校正值的第0位是最低有效位(LSB：least significant bit)，而校正值的第k-1位是最高有效位(MSB：most significant bit)，k为预设正整数。在步骤410，搜寻控制电路124将校正值的第k-1位设为1，其余位设为0。搜寻控制电路124使用例如二分搜寻法(binary search)逐步决定校正值TRIM_BITS的每一个位，此时的校正值就是二分搜寻法的数值起点。

接下来，可通过例如正反器126在步骤415栓锁校正值TRIM_BITS，并输出校正值TRIM_BITS至振荡器142。本实施例的k等于9，所以校正值TRIM_BITS有9个位b8～b0，就如图2所示。在其他实施例中，k可为其他数值。此时的校正信号TRIM_EN处于设立状态(asserted)，所以多工器144在步骤420选择校正模块120的正反器126输出的校正值TRIM_BITS，将其输入振荡器142，以决定振荡时钟脉冲信号OSC_CLK的频率。

接下来，频率计数器134在步骤425计算参考时钟脉冲信号REF_CLK的一个周期之中，振荡时钟脉冲信号OSC_CLK的周期数CNT，并输出周期数CNT。频率计数器134可检测在参考时钟脉冲信号REF_CLK的一个周期之中，振荡时钟脉冲信号OSC_CLK有几个上升缘(rising edge)或下降缘(fallingedge)，以计算周期数CNT。周期数CNT计算的方式，除了可以以OSC_CLK的一个上升缘或下降缘为计算单位外，亦可以以一个以上的上升缘或下降缘（例如2个）为计算单位。频率计数器134所计算的，就是振荡时钟脉冲信号OSC_CLK与参考时钟脉冲信号REF_CLK之间的频率倍数关系。

期望值单元132提供期望值EXP。期望值EXP就是当振荡时钟脉冲信号OSC_CLK的频率正确时，频率计数器134所产生的周期数CNT。举例来说，若希望振荡器142所输出的频率OSC_CLK为X MHz(即OSC_CLK的频率正确时的频率)，假定所使用的参考时钟脉冲信号REF_CLK为Y MHz，假设Y<X，则期望值EXP将会是X/Y。比较器136在步骤430比较周期数CNT和期望值EXP，并根据周期数CNT和期望值EXP的比较输出比较值CMP。若振荡时钟脉冲信号OSC_CLK的频率和校正值TRIM_BITS成正比，则比较器136在周期数CNT大于期望值EXP时，将比较值CMP设为0，在周期数CNT小于期望值EXP时将比较值CMP设为1。反之，若振荡时钟脉冲信号OSC_CLK的频率和校正值TRIM_BITS成反比，则比较器136在周期数CNT大于期望值EXP时将比较值CMP设为1，在周期数CNT小于期望值EXP时将比较值CMP设为0。

在本发明另一实施例中，若参考时钟脉冲信号REF_CLK的频率大于振荡时钟脉冲信号OSC_CLK的频率，则频率计数器134可检测在振荡时钟脉冲信号OSC_CLK的一周期之中，参考时钟脉冲信号REF_CLK的周期数。在这样的实施例中，比较值CMP的数值必须和前一实施例相反。也就是说，若振荡时钟脉冲信号OSC_CLK的频率和校正值TRIM_BITS成正比，则比较器136在周期数CNT大于期望值EXP时，将比较值CMP设为1，在周期数CNT小于期望值EXP时将比较值CMP设为0。反之，若振荡时钟脉冲信号OSC_CLK的频率和校正值TRIM_BITS成反比，则比较器136在周期数CNT大于期望值EXP时将比较值CMP设为0，在周期数CNT小于期望值EXP时将比较值CMP设为1。

接下来，搜寻控制电路124在步骤435以比较值CMP逐步取代校正值的每一位，上述取代的顺序是从最高有效位到最低有效位。更详细的说，在参考时钟脉冲信号REF_CLK的第i个周期，搜寻控制电路124将比较值CMP设定为校正值的第k-i位，i为整数而且1≤i≤k。同样在参考时钟脉冲信号REF_CLK的第i个周期，若i小于k，则搜寻控制电路124进一步将校正值的第k-i-1位设定为1。

举例来说，假设k=4，在i=1(第一周期)时，步骤410的最初校正值为1000，若周期数CNT<期望值EXP的话(即CMP=0)，在第一周期时第3个位(第k-i个位)会被设定为0，同时第2个位会被设定为1(即校正值成为0100)，并据此输出新的OSC_CLK。若周期数CNT>期望值EXP的话(即CMP=1)，在第一周期时第3个位会被设定为1，同时第2个位会被设定为1(即校正值成为1100)，并据此输出新的OSC_CLK。简而言之，在OSC_CLK大于REF_CLK的频率的情形下，且频率计数器134是通过检测参考时钟脉冲信号REF_CLK的一个周期之中，振荡时钟脉冲信号OSC_CLK的周期数的方式计算周期数CNT，若周期数CNT大于期望值EXP，表示OSC_CLK的频率太高，所以校正值需要往数值较小的那边搜寻。反之，若周期数CNT小于期望值EXP，表示OSC_CLK的频率太低，所以校正值需要往数值较大的那边搜寻。

本发明前述实施例是于参考时钟脉冲信号REF_CLK刚输入时(i=1)，频率计数器134即开始计数，但本发明并不限于此。在其他实施例中，频率计数器134亦可在延迟数个周期后，例如参考时钟脉冲信号REF_CLK的第n个周期才开始计数，其中n可为任意整数。

前述实施例所述的比较器136是分别依据EXP与CNT的数值以决定比较值CMP。在本发明另一实施例中，亦可直接将OSC_CLK与参考时钟脉冲信号REF_CLK比较，并据此产生比较值CMP并输出至搜寻控制电路124。在此实施例中，参考时钟脉冲信号REF_CLK可为“期望产生的振荡器频率”，即振荡时钟脉冲信号OSC_CLK的频率正确时所对应的时钟脉冲信号。

测试机台在步骤440检查校正阶段是否已结束。如图2所示，校正阶段是在校正信号TRIM_EN设立之后的参考时钟脉冲信号REF_CLK的k个周期之后结束。若校正阶段尚未结束，则流程返回步骤415。步骤415至440就是上述的二分搜寻法的主回圈，此回圈在参考时钟脉冲信号REF_CLK的每一个周期执行一次，每次执行设定校正值TRIM_BITS的一个位。当校正阶段结束时，校正值TRIM_BITS也随之完成设定。用这个校正值TRIM_BITS可使振荡时钟脉冲信号OSC_CLK的频率符合期望值EXP，达到精确校正的目标。

若校正阶段已结束，则测试机台在步骤445设立刻录信号PROGRAM_EN。然后刻录控制电路152在步骤450将正反器126输出的校正值TRIM_BITS刻录至非易失性存储器154。当集成电路110下次启动之后，正反器156在步骤455载入非易失性存储器154存储的校正值TRIM_BITS，并输出这个校正值TRIM_BITS。集成电路110在正常操作时不进行振荡器142的校正，校正信号TRIM_EN处于重置(de-asserted)状态，所以多工器144选择刻录模块150的正反器156所输出的校正值TRIM_BITS，将其输入振荡器142，以设定振荡时钟脉冲信号OSC_CLK的频率。在本发明另一实施例中，亦可使用例如栓锁电路(latch circuit)代替正反器126、156以实施本发明。

综上所述，本发明实施例所述的振荡器校正电路可完全内建于集成电路中，测试机台只需要提供三个简单信号（REF_CLK、TRIM_EN和PROGRAM_EN），若非易失性存储器为单次刻录(OTP:one-time programmable)存储器，则需再多加一高压电源信号，所以需求的信号通道数量很少，测试机台的软件仅需要简单的控制功能。而且即使同时校正多个集成电路其中的振荡器，上述的三个信号也不需要改变，可同时提供给每一个接受校正的集成电路。因此，本发明实施例的振荡器校正电路与方法，可配合廉价的测试机台，平行进行校正与刻录，节省大量的机台测试时间，测试机台的控制软件也容易开发。此外，本发明实施例采用二分搜寻法以决定校正值，加上平行处理，可以非常迅速地完成多个振荡器的精准校正。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求书所界定的为准。

Claims (15)

1.一种振荡器校正电路，其特征在于，所述振荡器校正电路包括：

一振荡器，输出一振荡时钟脉冲信号，包括多个阻抗元件，其中一校正值控制至少一个所述阻抗元件的阻抗值，而所述多个阻抗元件的阻抗值决定所述振荡时钟脉冲信号的频率；

一校正模块，耦接所述振荡器，在一校正信号设立之后，根据所述振荡时钟脉冲信号和一参考时钟脉冲信号的频率倍数关系，决定并输出所述校正值；以及

一刻录模块，耦接所述校正模块，包括一非易失性存储器，在一刻录信号设立之后将所述校正值刻录至所述非易失性存储器。

2.根据权利要求1所述的振荡器校正电路，其特征在于，所述振荡器校正电路内建于一集成电路中，所述参考时钟脉冲信号、所述校正信号、以及所述刻录信号来自所述集成电路之外的一测试机台。

3.根据权利要求1所述的振荡器校正电路，其特征在于，每一所述阻抗元件为电阻或电容，所述多个阻抗元件为电阻与电容的组合。

4.根据权利要求1所述的振荡器校正电路，其特征在于，所述校正模块包括：

一比较模块，耦接所述振荡器，在所述校正信号设立之后根据所述频率倍数关系输出一比较值；

一搜寻控制电路，耦接所述比较模块，输出一校正值，并以所述比较值逐步取代所述校正值的每一位；以及

一第一正反器，耦接所述搜寻控制电路，栓锁并输出所述校正值。

5.根据权利要求4所述的振荡器校正电路，其特征在于，所述比较模块包括：

一期望值单元，提供一期望值；

一频率计数器，耦接所述振荡器，在所述校正信号设立之后，计算所述参考时钟脉冲信号的一个周期之中，所述振荡时钟脉冲信号的周期数，并输出所述周期数；以及

一比较器，耦接所述期望值单元、所述频率计数器、以及所述搜寻控制电路，根据所述周期数和所述期望值的比较结果输出所述比较值。

6.根据权利要求1所述的振荡器校正电路，其特征在于，所述刻录模块在所述振荡器所属的集成电路启动之后输出所述非易失性存储器存储的所述校正值，而且所述振荡器校正电路更包括：

一多工器，耦接所述振荡器、所述校正模块、以及所述刻录模块，根据所述校正信号或一控制信号在所述校正模块和所述刻录模块输出的所述校正值其中择一输入所述振荡器。

7.根据权利要求6所述的振荡器校正电路，其特征在于，所述刻录模块更包括：

一刻录控制电路，耦接所述校正模块和所述非易失性存储器，在所述刻录信号设立之后将所述校正值刻录至所述非易失性存储器；以及

一第二正反器，耦接所述非易失性存储器和所述多工器，在所述集成电路启动之后载入并输出所述非易失性存储器存储的所述校正值。

8.一种集成电路，包括一振荡器校正电路，其特征在于，所述振荡器校正电路包括：

一振荡器，输出一振荡时钟脉冲信号，包括多个阻抗元件，其中一校正值控制至少一个所述阻抗元件的阻抗值，而所述多个阻抗元件的阻抗值决定所述振荡时钟脉冲信号的频率；

一校正模块，耦接所述振荡器，在一校正信号设立之后，根据所述振荡时钟脉冲信号和一参考时钟脉冲信号，通过二分搜寻法逐步取代所述校正值的每一位并输出所述校正值，其中所述参考时钟脉冲信号为所述振荡时钟脉冲信号的频率正确时所对应的时钟脉冲信号；以及

一刻录模块，耦接所述校正模块，包括一非易失性存储器，在一刻录信号设立之后将所述校正值刻录至所述非易失性存储器。

9.一种振荡器校正方法，用于校正一振荡器，所述振荡器依据一校正值输出一振荡时钟脉冲信号，其特征在于，所述校正值决定所述振荡时钟脉冲信号的频率，所述振荡器校正方法包括：

在一校正信号设立之后，根据所述振荡时钟脉冲信号和一参考时钟脉冲信号的频率倍数关系决定并输出所述校正值；以及

在校正完成后设立一刻录信号，并将所述校正值刻录至一非易失性存储器。

10.根据权利要求9所述的振荡器校正方法，其特征在于，根据所述频率倍数关系校正所述振荡器并输出所述校正值的步骤包括：

在所述校正信号设立之后根据所述频率倍数关系输出一比较值；

输出所述校正值，并以所述比较值逐步取代所述校正值的每一位；以及

栓锁所述校正值，并输出所述校正值至所述振荡器。

11.根据权利要求9所述的振荡器校正方法，其特征在于，校正所述振荡器并输出所述校正值的步骤包括：

使用二分搜寻法逐步取代所述校正值的每一位并输出所述校正值。

12.根据权利要求10所述的振荡器校正方法，其特征在于，根据所述频率倍数关系输出所述比较值的步骤包括：

在所述校正信号设立之后，计算所述参考时钟脉冲信号的一个周期之中，所述振荡时钟脉冲信号的周期数；以及

根据所述周期数和一期望值的比较输出所述比较值。

13.根据权利要求10所述的振荡器校正方法，其特征在于，所述校正值为k位的二进位数，所述校正值的第0位为最低有效位，所述校正值的第k-1位为最高有效位，k为预设正整数，而且输出所述校正值并以所述比较值逐步取代所述校正值的每一位的步骤包括：

在所述校正信号设立时，先将所述校正值的第k-1位设为1，其余位设为0；以及

在所述参考时钟脉冲信号的第i个周期，将所述比较值设定为所述校正值的第k-i位，其中i为整数而且1≤i≤k，若i小于k，则将所述校正值的第k-i-1位设定为1。

14.根据权利要求9所述的振荡器校正方法，其特征在于，所述振荡器校正方法更包括：

在所述振荡器所属的集成电路启动之后，输出所述非易失性存储器存储的所述校正值；以及

根据所述校正信号或一控制信号，在根据所述频率倍数关系所决定的所述校正值和所述非易失性存储器所存储的所述校正值其中择一输入所述振荡器。

15.根据权利要求14所述的振荡器校正方法，其特征在于，在所述校正值其中择一输入所述振荡器的步骤包括：

当所述校正信号设立时，选择根据所述频率倍数关系所决定的所述校正值；以及

当所述校正信号重置时，选择所述非易失性存储器所存储的所述校正值。