CN103955251A - 一种高压线性稳压器 - Google Patents
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Abstract
本发明涉及电子电路技术,具体的说是涉及一种高压线性稳压器。本发明的高压线性稳压器,通过引入相对地的电路结构,由电阻R4和齐纳二极管D1串联形成的支路并联PMOS管MP5和NMOS管MN12串联的电路支路,本发明采用的齐纳管的击穿电压为6V,所以NMOS管MN10及MN9的源极即与二极管D1连接的点电位在高压情况下被嵌位到“高电压-6V”,较高的电压有效地保护了调整管的栅极。与现有的LDO相比,对启动过程以及瞬态响应过程中调整管的栅极进行保护且抑制高压条件下误差放大器中MOS器件的沟道长度调制效应,减少了高压器件的使用,缩小了LDO面积,提升了高压LDO的性能。本发明尤其适用于高压线性稳压器。
Description
技术领域
本发明涉及电子电路技术,具体的说是涉及一种高压线性稳压器。
背景技术
作为电源管理芯片中的一类重要电路,低压差线性稳压器具有占用芯片面积小、输出噪声小、电压纹波小和电路结构简单等优点。线性稳压器能够为模拟电路和射频电路等噪声敏感电路提供低输出纹波的电源,而且由于结构相对简单,***元器件少,因而被广泛应用于片上***芯片中。
LDO(低压差线性稳压器)是电源管理中的核心模块,主要为模拟电路和射频电路提供低噪声电源。随着集成电路规模的发展,电子设备的体积和重量越来越小,这对电源电路的小型化提出了越来越高的要求。如果能够很好地减小LDO的面积,就能有效地减小芯片的面积。这样不仅符合了电源电压小型化的要求,同时也很好地控制了芯片成本。
LDO的基本结构包括:反馈电阻网络、调整管和误差放大器。而调整管作为LDO拓扑结构中的一个重要组成部分,其栅极电压如果过低的话容易受到损坏,尤其是在LDO启动过程或者瞬态响应时。传统技术很少对调整管栅极电压过低的问题进行改进。同时,LDO中的MOS管如果沟道长度调制效应明显的话会影响到本身的调节性能,这种效应在电源电压为高压的情况下尤为突出。为了克服这一问题,通常需要增大LDO总MOS器件的沟道长度,而大尺寸的晶体管会增大整个芯片的面积以及版图的复杂性。此外,为了满足高压应用中对工作电压的需求,通常需要采用高压MOS器件构建模拟电路,而高压器件的性能一般不如低压器件,且往往需要较大的芯片面积。
发明内容
本发明所要解决的,就是针对上述传统高压LDO面积过大、性能不高、调整管栅极易损坏的问题,提出一种高压线性稳压器。
本发明解决上述技术问题所采用的技术方案是:一种高压线性稳压器,其特征在于,包括PMOS管MP1、、NMOS管MN1、电阻R1、R2、电容C1和误差放大器;所述误差放大器包括PMOS管MP2、MP3、MP4、MP5、MP6;NMOS管MN2、MN3、、MN4、MN5、MN6、MN7、MN8、MN9、MN10;电阻R3、R4;电容C2;二极管D1;其中,
MP1、MP2、MP3、MP4、MP5、MP6的源极均与电源VDD连接;
MP1的漏极通过电容C1接MN7的栅极,同时还依次通过电阻R1、R2接MN1的漏极,其栅极接MP5的漏极、MP6的漏极和MN10的漏极;其中MN7的栅极为误差放大器的正向输入端,MP5的漏极、MP6的漏极和MN10的漏极连接为误差放大器的输出端;
MN1的栅极接外部使能信号EN1,其源极接地VSS;
MN6的栅极为误差放大器的反向输入端,接外部基准电压VREF,其源极接MN7的源极和MN2的漏极,其漏极接MP3的漏极;MP3的漏极和栅极互连,其栅极接MP2的栅极;MP2的漏极接MN9的漏极;
MN7的漏极接MP4的漏极;MP4的漏极和栅极互连,其栅极接MP5的栅极;
MN9的漏极和栅极互连,其栅极接MN10的栅极,其源极接MN10的漏极和MN8的漏极,其源极通过电容C2后接MP6的栅极,其源极依次通过电容C2、电阻R3接电源VDD,其源极还依次通过二极管D1、电阻R4接电源VDD;
MN8的栅极接外部基准电压VREF,其源极接MN3的漏极;MN2、MN3、MN4、MN5的栅极互连;MN2、MN3、MN4、MN5的源极均接地VSS。
本发明的有益效果为,与现有的LDO相比,对启动过程以及瞬态响应过程中调整管的栅极进行保护且抑制高压条件下误差放大器中MOS器件的沟道长度调制效应,减少了高压器件的使用,缩小了LDO面积,提升了高压LDO的性能。
附图说明
图1为本发明的高压稳压器的电路结构示意图;
图2为本发明的误差放大器的电路结构示意图。
具体实施方式
下面结合附图,详细描述本发明的技术方案:
本发明的一种高压线性稳压器,如图1和图2所示,包括PMOS管MP1、、NMOS管MN1、电阻R1、R2、电容C1和误差放大器;所述误差放大器包括PMOS管MP2、MP3、MP4、MP5、MP6;NMOS管MN2、MN3、、MN4、MN5、MN6、MN7、MN8、MN9、MN10;电阻R3、R4;电容C2;二极管D1;其中,
MP1、MP2、MP3、MP4、MP5、MP6的源极均与电源VDD连接;
MP1的漏极通过电容C1接MN7的栅极,同时还依次通过电阻R1、R2接MN1的漏极,其栅极接MP5的漏极、MP6的漏极和MN10的漏极;其中MN7的栅极为误差放大器的正向输入端,MP5的漏极、MP6的漏极和MN10的漏极连接为误差放大器的输出端;
MN1的栅极接外部使能信号EN1,其源极接地VSS;
MN6的栅极为误差放大器的反向输入端,接外部基准电压VREF,其源极接MN7的源极和MN2的漏极,其漏极接MP3的漏极;MP3的漏极和栅极互连,其栅极接MP2的栅极;MP2的漏极接MN9的漏极;
MN7的漏极接MP4的漏极;MP4的漏极和栅极互连,其栅极接MP5的栅极;
MN9的漏极和栅极互连,其栅极接MN10的栅极,其源极接MN10的漏极和MN8的漏极,其源极通过电容C2后接MP6的栅极,其源极依次通过电容C2、电阻R3接电源VDD,其源极还依次通过二极管D1、电阻R4接电源VDD;
MN8的栅极接外部基准电压VREF,其源极接MN3的漏极;MN2、MN3、MN4、MN5的栅极互连;MN2、MN3、MN4、MN5的源极均接地VSS。
本发明的工作原理为:
其中,NMOS管MN1作为LDO的使能管,只有在MN1的栅极电压为高电位时LDO才能够正常工作,添加了与误差放大器输入对管MN6和MN7尺寸相同的MN8,同时MN8的栅极电位也为外部基准电压VREF,通过这种方法从而降低两条支路的电流误差;电容C1和反馈分压电阻网络形成零极点对,实现相位超前补偿,零点将被设置在单位增益带宽以内以补偿误差放大器输出端形成的次极点,而极点将在单位增益带宽以外;PMOS管MP6、电阻R3、电容C2共同工作,防止上电过程中栅极的损坏,逐渐松开功率管的栅极;MN4漏极接外部电流源,外部电流源提供电流I1,流入NMOS管MN4提供静态电流以建立静态工作点。
在启动过程或者瞬态响应过程中,反馈环路的调整使得误差放大器的输出电压即调整管MP1的栅极电压可能会很低,这样调整管MP1的栅极就有可能受到损坏。举例说明,假设LDO没有采用相对地电流结构,在启动过程中,Vout电压很低,所以在经过分压电阻网络后输入到误差放大器正向端的电压更低,此时基准电压保持1.2V,因此NMOS管MN10的下拉电流会远大于PMOS管MP5的上拉电流,调整管MP1栅极电压很低,可能造成损坏。同样的道理,当LDO负载突然从轻载跳到重载情况时,调整管MP1栅极电位也会被拉得很低,可能造成损坏。
所以本发明选择引入了相对地的电路结构。由电阻R4和齐纳二极管D1串联形成的支路并联PMOS管MP5和NMOS管MN10串联的电路支路,本发明采用的齐纳管的击穿电压为6V, 所以NMOS管MN10及MN9的源极电位即与二极管D1连接的点电位在高压情况下被嵌位到“高电压-6V”。两个MOS管MP5和MN10的漏极电压必然在电源电压和嵌位点电压之间。因此调整管MP1栅极电压的最小值最多比电源电压小不到6V。举个例子,我们假设电源电压为20V,那么调整管MP1栅极的输入电压范围为从14V到20V,较高的电压有效地保护了调整管MP1的栅极。
当然,为了保护调整管,一些电路的调整管采用了栅极耐压型器件,这种选择的确可以有效地保护调整管。但是栅极耐压型器件由于阈值电压较大,从而会较大地增大芯片的面积,这样无形中会增大制造成本,同时也不符合设备小型化、便携化地趋势。而相对地电路结构的引入使得调整管栅极电压相对稳定,避免了使用栅极耐压器件的调整管而使用了尺寸较小的普通MOS管,从而有效地减少了芯片面积。这是相对地电路结构除了保护调整管栅极的另一个明显的优点。同时,高压MOS管的面积比普通MOS管大得多,本发明只采用了3个高压MOS管即误差放大器输入对管NMOS管MN6、MN7和对管的一个匹配管NMOS管MN8,有效地控制了LDO的芯片面积。
在高电源电压应用情况下,MOS管的漏源电压可以非常大,因此MOS管的沟道长度调制效应会非常地明显,甚至会影响到LDO的调制效果。在应用了相对地这种结构即使用了齐纳二极管D1对两个串联MOS管进行嵌位之后,MOS管的漏源电压值受到了限制,有效地抑制了MOS管本身的沟道长度调制效应。从而可以利用沟道长度较小的晶体管实现高性能模拟集成电路的目的。
Claims (1)
1.一种高压线性稳压器,其特征在于,包括PMOS管MP1、、NMOS管MN1、电阻R1、R2、电容C1和误差放大器;所述误差放大器包括PMOS管MP2、MP3、MP4、MP5、MP6;NMOS管MN2、MN3、、MN4、MN5、MN6、MN7、MN8、MN9、MN10;电阻R3、R4;电容C2;二极管D1;其中,
MP1、MP2、MP3、MP4、MP5、MP6的源极均与电源VDD连接;
MP1的漏极通过电容C1接MN7的栅极,同时还依次通过电阻R1、R2接MN1的漏极,其栅极接MP5的漏极、MP6的漏极和MN10的漏极;其中MN7的栅极为误差放大器的正向输入端,MP5的漏极、MP6的漏极和MN10的漏极连接为误差放大器的输出端;
MN1的栅极接外部使能信号EN1,其源极接地VSS;
MN6的栅极为误差放大器的反向输入端,接外部基准电压VREF,其源极接MN7的源极和MN2的漏极,其漏极接MP3的漏极;MP3的漏极和栅极互连,其栅极接MP2的栅极;MP2的漏极接MN9的漏极;
MN7的漏极接MP4的漏极;MP4的漏极和栅极互连,其栅极接MP5的栅极;
MN9的漏极和栅极互连,其栅极接MN10的栅极,其源极接MN10的漏极和MN8的漏极,其源极通过电容C2后接MP6的栅极,其源极依次通过电容C2、电阻R3接电源VDD,其源极还依次通过二极管D1、电阻R4接电源VDD;
MN8的栅极接外部基准电压VREF,其源极接MN3的漏极;MN2、MN3、MN4、MN5的栅极互连;MN4的漏极接外部电流源,其漏极与栅极互连;MN2、MN3、MN4、MN5的源极均接地VSS。
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