CN103941619B - 一种基于fpga可重构的微机保护的开发平台 - Google Patents

Abstract

本发明公开了一种基于FPGA可重构的微机保护的开发平台，其特征在于，包括支持Microblaze软核的FPGA芯片、内存储器，以及分别通过AXI总线与FPGA芯片相连的外存储器、并行接口FRAM、cache、AD转换器、硬件测频电路、看门狗电路、电平转换器、实时时钟、外置通讯接口、内置通讯接口和以太网接口；将逻辑译码和保护运算融合在一起，大大提高了工作效率。逻辑控制按功能单元封装成独立的IP核，IP核提供了简单的命令接口，使复杂的流程简单化，应用软件程序只需通过命令字即可完成对外设复杂的操作，简化了编程。将对速度和实时性要求高的功能单元用硬件描述语言实现，充分利用FPGA的并行运算按位访问的特点，达到保护平台的速度和实时要求。

Description

一种基于FPGA可重构的微机保护的开发平台

技术领域

本发明涉及一种基于FPGA可重构的微机保护的开发平台。

背景技术

微机保护是用微型计算机构成的继电保护，是电力***继电保护的发展方向，它具有高可靠性，高选择性，高灵敏度，微机保护装置硬件包括以微处理器（单片机）为核心，配以输入、输出通道，人机接口和通讯接口等。广泛应用于电力、石化、矿山冶炼、铁路以及民用建筑等。

传统的微机保护的开发平台采用定制CPU的实现方式，一旦CPU定型，其可用资源和端口也就相对固定了，同FPGA相比缺乏足够的灵活性和可扩展性。FPGA设计方法具有高度可继承性能，IP核一旦经过验证后便可重用，能大大缩短产品系列化的周期，提高产出效率。

另外，传统的微机保护其采样控制模块直接将采样点传给保护模块，逻辑译码和算术运算分开进行，由***应用软件进行傅氏计算，占用CPU运行时间；看门狗技术采用一个任务对应于一个看门狗芯片，同样占用CPU运行时间。***工作效率低下。

发明内容

针对上述问题，本发明提供一种基于FPGA可重构的微机保护的开发平台，采用支持MICROBLAZE软核的FPGA芯片构建新一代微机保护的开发平台，将逻辑译码和保护运算融合在一起，保护对逻辑资源的访问就像访问寄存器或内存那么简单，大大提高了工作效率。逻辑控制按功能单元封装成独立的IP核，IP核提供了简单的命令接口，使复杂的流程简单化，应用软件程序只需通过命令字即可完成对外设复杂的操作，简化了编程。将对速度和实时性要求高的功能单元用硬件描述语言实现，充分利用FPGA的并行运算按位访问的特点，达到保护平台的速度和实时要求。

为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现：

一种基于FPGA可重构的微机保护的开发平台，其特征在于，包括支持Microblaze软核的FPGA芯片、内存储器，以及分别通过AXI总线与FPGA芯片相连的外存储器、并行接口FRAM、cache、AD转换器、硬件测频电路、看门狗电路、电平转换器、实时时钟、外置通讯接口、内置通讯接口和以太网接口；

所述内存储器是双倍速率同步动态随机存储器且通过DDR控制器与FPGA芯片相连；

所述外存储器包括五片串行闪存SPIFlash，分别用于存放定值定义、定值定义备份、平台硬件流、***应用软件和录波数据；

所述并行接口FRAM通过EMC与AXI总线相连，用于存放操作事件、保护事件及缓存录波文件；

所述电平转换器用于将5V电压转换为***工作所需的3.3V电压；

所述外置通讯接口是用于工程调试的RS485接口；

所述内置通讯接口是用于人机界面通讯的CAN接口,CAN接口通过CAN控制器与AXI总线相连；

所述以太网接口是用于升级程序的LXT971接口。

开发平台***利用FPGA丰富的逻辑资源、并行运算、按位访问的特点，具有灵活性高、效率高、硬件可组态、可裁剪的优点，所有***设备通过AXI64位总线与中央处理器互联，真正地做到了总线不出芯片，大大提高了抗电磁干扰能力。

（1）在功能分配上，不再将逻辑译码和算术运算分开进行，而是集二者于一体，打破了传统的分布式设计思路，大大提高了工作效率，灵活的IP开发设计能构建一切功能单元，最大化减少了***控制器，从而简化了电路，节省了成本。

（2）将硬件流和***应用软件（APP）分开存放，真正达到解耦的目的，避免相互干扰。

（3）平台具有丰富的调试端口，支持以太网调试和串口调试两种方式，而且带XMODEM通信协议的100M以太网口还可以用于***应用软件（APP）的维护与升级。

（4）平台采用自定制软核实现RTC的授时功能，其具有访问速度快、精度高的特点，为了减少频繁对RTC进行读写操作而带来的对芯片寿命的影响。

本发明的有益效果是：采用支持MICROBLAZE软核的FPGA芯片构建新一代微机保护的开发平台，将逻辑译码和保护运算融合在一起，保护对逻辑资源的访问就像访问寄存器或内存那么简单，大大提高了工作效率。逻辑控制按功能单元封装成独立的IP核，IP核提供了简单的命令接口，使复杂的流程简单化，应用软件程序只需通过命令字即可完成对外设复杂的操作，简化了编程。将对速度和实时性要求高的功能单元用硬件描述语言实现，充分利用FPGA的并行运算按位访问的特点，达到保护平台的速度和实时要求。

附图说明

图1是本发明一种基于FPGA可重构的微机保护的开发平台的结构框图；

图2是本发明AD转换器控制电路示意图；

图3是本发明看门狗电路原理图；

图4是本发明硬件测频电路原理图；

图5是本发明带硬件锁的串行闪存（SPI Flash）电路原理图。

具体实施方式

下面结合附图和具体的实施例对本发明技术方案作进一步的详细描述，以使本领域的技术人员可以更好的理解本发明并能予以实施，但所举实施例不作为对本发明的限定。

如图1所示，一种基于FPGA可重构的微机保护的开发平台，包括支持Microblaze软核的FPGA芯片、内存储器、外存储器、并行接口FRAM(铁电存储器)、cache、AD转换器、硬件测频电路、看门狗电路、电平转换器、实时时钟（RTC）、外置通讯接口、内置通讯接口和以太网接口。除了内存储器，所有***设备均通过AXI64位总线与中央处理器互联，若干外设均采用串行总线，节省体积和成本，逻辑译码和保护运算集于一体。灵活的IP开发设计能构建一切功能单元，最大化减少了***控制器，从而简化了电路，节省了成本。

MicroBlaze嵌入式软核是一个被Xilinx公司优化过的可以嵌入在FPGA中的RISC处理器软核，具有运行速度快、占用资源少、可配置性强等优点，其中FPGA芯片优选是Xilinx Spartan-6系列FPGA，图1中是XC6SLX25型号，构建的软核处理单元支持浮点运算，开放了乘法除法指令，同时开辟了指令高速缓冲存储器（cache）和数据高速缓冲存储器（cache），一般4KB的容量即可满足使用需求。

内存储器是双倍速率同步动态随机存储器且通过DDR控制器与FPGA芯片相连，可以是第二代双倍速率同步动态随机存储器（DDR2），大小为128MB，最高工作频率1066MHz。

外存储器包括五片串行闪存SPIFlash，分别用于存放定值定义、定值定义备份、平台硬件流、***应用软件和录波数据。硬件流和***应用软件（APP）分开独立存放。优选SPIFlash的容量是8MB。

并行接口FRAM即图中的并口FRAM集合了ROM和RAM两种存储器的优势，擅于进行高速写入、具有长的耐久力和低功耗，并行接口FRAM通过EMC（ExternalMemory Controller，外部存储器控制器）与AXI总线相连，用于存放操作事件、保护事件及缓存录波文件。

AD转换器把模拟信号转换成数字信号，在电路中比较常见，可参考现有设计，图2是其一个实施例：多路开关的VDD端和VSS端分别接正电源VDD（15V）和负电源VSS（-15V），且VDD端和VSS端分别通过电容C1和C2接地，控制选择端A0、A1、A2和A3通过算术组合可以选择通道CH00～通道CH15作为输出，多路开关的输出端与低通滤波器输入端相连，低通滤波器的输出端与模数转换芯片相连，模数转换芯片可以是ADS7804、ADS1274、ADS1278等，图2是ADS7804，ADS7804的VANA端和VDIG端接工作电源VCC（3.3V），且VANA端和VDIG端通过电容C3、C4接地。ADS7804的DB00～DB15为数据输出端，R/和接中央处理器片选信号，GND端接地。其工作原理为：用硬件描述语言映射成硬件电路完成逻辑控制，实现了快速采样和快速傅氏算法（FFT）计算，采用2400Hz采样率，将16个模拟通道的4点采样值和FFT运算结果放在2KB缓冲器（buffer）里，定时1.67ms触发一次中断,通知上层***应用软件（APP）读取采样值和FFT运算结果。***应用软件（APP）侧重于保护判据计算无需进行繁琐的傅氏算法计算，节省了CPU的宝贵计算时间。

电平转换器用于将5V电压转换为***工作所需的3.3V电压。

外置通讯接口是用于工程调试的RS485接口。

内置通讯接口是用于人机界面通讯的CAN接口,CAN接口通过CAN控制器与AXI总线相连。

以太网接口是用于升级程序的LXT971接口。平台具有丰富的调试端口，支持以太网调试和串口调试两种方式，而且带XMODEM通信协议的100M以太网口还可以用于***应用软件（APP）的维护与升级。灵活的IP自定制能实现所有外设控制器，简化了硬件电路。

优选看门狗电路如图3所示，包括看门狗芯片MAX823、或门电路和计数器芯片，图中计数器芯片是SN74HC393DT，也可以采用其他计数器芯片。MAX823的VCC引脚与工作电源VCC相连，GND引脚接地，电容C5并接于MAX823的VCC引脚和GND引脚之间，WDI引脚用于接收喂狗信号，引脚与或门电路的输入端相连，且引脚通过电阻R1接于工作电源VCC，引脚通过电子开关S1接地，且引脚通过电阻R2接于工作电源VCC，或门电路的输出端与计数器芯片的CLK端相连，计数器芯片的输出端与或门电路的输入端相连，计数器芯片的引脚用于接收初始化信号。

看门狗电路工作原理为：

MAX823（硬看门狗）的WDI引脚接受“多任务喂狗监视***”的喂狗信号，即中央处理器发出的喂狗信号，看门狗产生的复位信号不仅重启***，同时接入或门电路的输入端，或门电路的输出端接计数器的CLK引脚，计数器的Q2引脚可以发出告警信号，同时接入或门电路的输入端作为闭锁信号，计数器的引脚可以接入FPGA的PIO脚，由FPGA芯片对其定时初始化。

“多任务喂狗监视***”是一种基于多任务硬看门狗容错技术的软件***，保护平台一般需要运行7～10个任务和2～3个定时中断，每个任务和中断均需要对硬看门狗喂狗确保可靠性，平台中的“多任务喂狗监视***”监视这些任务的喂狗信号，实时统计每个喂狗信号的状态，只有当所有喂狗信号均有效的时候，该***才对硬看门狗发出实际的喂狗信号，若某个任务或者中断出现故障，该***会自动停止对硬看门狗的喂狗，如果硬看门狗在设定时间内没有被喂狗，则发出复位（RESET）信号重启嵌入式***。即当***应用软件（APP）正常工作的时候，FPGA芯片可以不停地发送计数器清零信号，复位告警信号；当***应用软件（APP）发生故障时，看门狗电路在设定时间内没有收到“多任务喂狗监视***”的喂狗信号WDI，发出的复位信号产生脉冲，计数器对这个脉冲进行计数；当***应用软件（APP）连续发生故障无法恢复时，一方面无法发出初始化信号对计数器清零，另一方面看门狗电路持续发出复位信号，当复位信号的次数超过4次时，计数器的Q2脚有效，发出告警信号，同时该信号将闭锁CLK的输入信号，防止计数器溢出。

优选硬件测频电路如图4所示，包括运算放大器和光耦合器，优选其型号是TLP114A，图4中TLP114A各个引脚的定义如下：1--ANODE（阳极），3--CATHODE（阴极），4—EMITTER（发射极），5—COLLECTOR（OUTPUT）集电极（输出端），6—VCC（工作电源）。电阻R3一端接待测频的模拟信号，另一端与运算放大器的反相输入端相连，运算放大器的同相输入端接地，运算放大器的输出端与光耦合器的输入端1相连，同时运算放大器的输出端通过电阻R4与+15V电源VDD相连，且运算放大器的输出端通过电容C6接地，光耦合器的另一输入端3接入C6和地之间，光耦合器的一个输出端4接地，另一个输出端5通过电阻R5与3.3V电源VCC相连，VCC同时接至光耦合器的工作电源端6。

通过快速光耦隔离输出，用自定制的IP核对其高速采样，并以中断的方式通知FPGA芯片读取频率计算值，而且PCB布局严格区分数字模拟电路，通过快速光耦跨接在数字模拟电路间形成明显隔离带。

平台提供实时时钟（RTC）用于对时，其中实时时钟采用软核实现RTC授时功能，对16.384MHz外部有源时钟进行四分频以提供微秒节拍，根据微妙节拍累计进位实现计时功能，中央处理器通过寄存器访问的方式获取或修改时钟。其具有访问速度快、精度高的特点，为了减少频繁对RTC进行读写操作而带来的对芯片寿命的影响。

优选外存储器的五片串行闪存SPIFlash是S25FL064A，将硬件流和***应用软件（APP）分开存放，真正达到解耦的目的，避免相互干扰。

可通过硬件锁（比如跳线）同时在硬件和软件设计上采用多项安全措施，具体电路图见图5：S25FL064A的VCC端接工作电源，并通过电容C7接地，C7用于滤除高频脉冲干扰，GND端接地，和SCK分别通过R9和R8接收来自FPGA芯片的片选信号SPLA4CS#和时钟信号SPLA4SCK，R9和R8分别通过R12和R11接至高电平VCC，引脚通过R10接高电平VCC，若其不接高电平，则SPIFlash处于休眠状态；引脚与硬件锁J1的一端相连，且引脚通过R14与地相连，硬件锁J1的另一端通过R13与工作电源VCC相连，SI端通过R7接收写入数据SPLA4SI，FPGA芯片通过R6从SO端读出数据。

当J1接通时，端被拉低，则SPI Flash可以进行写操作，当J1断开时，端处于无效状态，SPI Flash不能进行写操作，可以对存储在FLASH里面的程序和数据进行保护。同时在硬件和软件设计上考虑了加硬锁配合软锁的多项安全措施，可有效避免运行过程中对程序的破坏。平台支持两种工作模式UPLOAD和BOOTLOAD模式，通过跳线加以识别。

以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或者等效流程变换，或者直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (5)

1.一种基于FPGA可重构的微机保护的开发平台，其特征在于，包括支持Microblaze软核的FPGA芯片、内存储器，以及分别通过AXI总线与FPGA芯片相连的外存储器、并行接口FRAM、cache、AD转换器、硬件测频电路、看门狗电路、电平转换器、实时时钟、外置通讯接口、内置通讯接口和以太网接口；

所述内存储器是双倍速率同步动态随机存储器且通过DDR控制器与FPGA芯片相连；

所述外存储器包括五片串行闪存SPIFlash，分别用于存放定值定义、定值定义备份、平台硬件流、***应用软件和录波数据；

所述并行接口FRAM通过EMC与AXI总线相连，用于存放操作事件、保护事件及缓存录波文件；

所述电平转换器用于将5V电压转换为***工作所需的3.3V电压；

所述外置通讯接口是用于工程调试的RS485接口；

所述内置通讯接口是用于人机界面通讯的CAN接口,CAN接口通过CAN控制器与AXI总线相连；

所述以太网接口是用于升级程序的LXT971接口；

所述看门狗电路包括看门狗芯片MAX823、或门电路和计数器芯片：

MAX823的VCC引脚与工作电源VCC相连，GND引脚接地，电容C5并接于MAX823的VCC引脚和GND引脚之间，WDI引脚用于接收喂狗信号，引脚与或门电路的输入端相连，且引脚通过电阻R1接于工作电源VCC，引脚通过电子开关S1接地，且引脚通过电阻R2接于工作电源VCC，或门电路的输出端与计数器芯片的CLK端相连，计数器芯片的输出端与或门电路的输入端相连，计数器芯片的引脚用于接收初始化信号；

所述硬件测频电路包括运算放大器和光耦合器：

电阻R3一端接收待测频的模拟信号，另一端与运算放大器的反相输入端相连，运算放大器的同相输入端接地，运算放大器的输出端与光耦合器的输入端相连，同时运算放大器的输出端通过电阻R4与+15V电源VDD相连，且运算放大器的输出端通过电容C6接地，光耦合器的另一输入端接入C6和地之间，光耦合器的一个输出端接地，另一个输出端通过电阻R5与3.3V电源VCC相连，VCC同时接至光耦合器的工作电源端，

用于存放平台硬件流和***应用软件的SPIFlash是S25FL064A：VCC端接工作电源，并通过电容C7接地，GND端接地，和SCK分别通过R9和R8接收来自FPGA芯片的片选信号SPLA4 CS#和时钟信号SPLA4 SCK，R9和R8分别通过R12和R11接至高电平VCC，引脚通过R10接高电平VCC，若其不接高电平，则SPI Flash处于休眠状态；引脚与硬件锁J1的一端相连，且引脚通过R14与地相连，硬件锁J1的另一端通过R13与工作电源VCC相连，SI端通过R7接收写入数据SPLA4 SI，FPGA芯片通过R6从SO端读出数据。

2.根据权利要求1所述的一种基于FPGA可重构的微机保护的开发平台，其特征在于，所述实时时钟采用软核实现RTC授时功能。

3.根据权利要求2所述的一种基于FPGA可重构的微机保护的开发平台，其特征在于，所述SPIFlash是8MB。

4.根据权利要求3所述的一种基于FPGA可重构的微机保护的开发平台，其特征在于，所述内存储器是128 MB。

5.根据权利要求4所述的一种基于FPGA可重构的微机保护的开发平台，其特征在于，所述cache是4KB。