CN103928348A - 双栅极的分离方法 - Google Patents

双栅极的分离方法 Download PDF

Info

Publication number
CN103928348A
CN103928348A CN201410174398.0A CN201410174398A CN103928348A CN 103928348 A CN103928348 A CN 103928348A CN 201410174398 A CN201410174398 A CN 201410174398A CN 103928348 A CN103928348 A CN 103928348A
Authority
CN
China
Prior art keywords
hard mask
layer
grid
fin
mask layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410174398.0A
Other languages
English (en)
Other versions
CN103928348B (zh
Inventor
鲍宇
周军
朱亚丹
曾真
钟斌
贺忻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201410174398.0A priority Critical patent/CN103928348B/zh
Publication of CN103928348A publication Critical patent/CN103928348A/zh
Application granted granted Critical
Publication of CN103928348B publication Critical patent/CN103928348B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种双栅极的分离方法，其包括：在鳍式场效晶体管的每个鳍顶端设置一硬掩膜层；有选择地部分或全部去除掉鳍顶端设置的硬掩膜层，并沉积栅极材料形成栅极层；在所述栅极层上表面形成一光阻层，并裸露仍保留硬掩膜层的鳍对应的栅极；通过刻蚀工艺部分刻蚀掉未去除掉硬掩膜层的鳍对应的栅极，停止于仍保留硬掩膜层的鳍顶端设置的硬掩膜层使对应的栅极高度降低并裸露；以及去除所述栅极层之上的剩余的光阻层。本发明中，在前期结构中增加了硬掩膜层以及光阻层，可以准确的控制刻蚀的准确度，避免对结构的损伤，从而可以降低自对准的难度。

Description

双栅极的分离方法
技术领域
本发明属于半导体技术领域，具体地说，涉及一种双栅极的分离方法。
背景技术
鳍式场效晶体管(FinField-effecttransistor，简称FinFET)是一种新的互补式金氧半导体(CMOS)晶体管。是对传统标准的Fet(晶体管—场效晶体管,Field-effecttransistor，FET)的改进。鳍式场效晶体管FinFET可以根据需要调节器件的阈值电压，进一步降低静态能耗(static powerconsumption)。
目前，鳍式场效晶体管FinFET包括三端FinFET(3terminal FinFet，简称3T-FinFet)、四端FinFET(4terminal FinFet，简称4T-FinFet)。图1为现有技术中3T-FinFet的简要结构示意图；如图1所示，其包括一个源极S101、一个漏极D102，以及一个栅极G103，共计三个端头。现有技术中3T-FinFet的等效电路示意图如图2所示。图3为现有技术中4T-FinFet的简要结构示意图；如图3所示，其包括一个源极S201、一个漏极D202，以及一个栅极G1203、另外一个栅极G2204，共计4个端头。现有技术中4T-FinFet的等效电路示意图如图4所示。
其中，对于4T-FinFet来说，为了得到两个栅极，现有技术提供了两种解决技术方案：第一种方式是利用化学机械研磨(chemical mechanicalpolishing，简称CMP)将鳍Fin300顶端的栅极研磨掉，其研磨前后的结构示意图，如图5和图6所示；第二种方式是增加一道光罩400，将鳍Fin300顶端的栅极刻蚀掉，刻蚀前后的结构示意图如图7和图8所示。
但是，利用上述工艺形成两个栅极时，如果栅极与源/漏区域之间存在有间隙的话，则器件工作时沟道就不能导通，因此，在栅极与源/漏区域之间需要设置了一定的重叠覆盖部分。但是，如果此重叠部分过大、使得栅-源之间和栅-漏之间的寄生电容增大，导致器件的高频特性变坏。所以，为了使器件能够导通，而又不致使器件的高频特性劣化，就要求栅-源之间或栅-漏之间的重叠部分尽量的小，即达到高精度的对准，即自对准。
但是，发明人在实现本发明的过程中发现，由于刻蚀或者研磨，容易造成结构的损伤，进一步很难准确保证在栅极与源/漏区域之间重叠覆盖部分，因此，导致自对准程度难以控制。
发明内容
本发明所要解决的技术问题是提供一种双栅极的分离方法及式场效晶体管半成品结构，用以解决现有技术中由于刻蚀或者研磨容易造成结构的损伤，导致自对准程度难以控制。
为了解决上述技术问题，本发明提供了一种双栅极的分离方法，其包括：
在鳍式场效晶体管的每个鳍顶端设置一硬掩膜层；
有选择地部分或全部去除掉鳍顶端设置的硬掩膜层，并沉积栅极材料形成栅极层；
在所述栅极层上表面形成一光阻层，并裸露仍保留硬掩膜层的鳍对应的栅极；
通过刻蚀工艺部分刻蚀掉未去除掉硬掩膜层的鳍对应的栅极，停止于仍保留硬掩膜层的鳍顶端设置的硬掩膜层使对应的栅极高度降低并裸露；
去除所述栅极层之上的剩余的光阻层。
为了解决上述技术问题，本发明提供了一种鳍式场效晶体管半成品结构，其包括：
栅极层；
硬掩膜层，位于鳍式场效晶体管的鳍顶端；
光阻层，位于所述栅极层上表面。
优选地，在本发明的一实施例中，所述保护层的材料为SiN或SiON。
优选地，在本发明的一实施例中，所述光阻层的材料为氧化物材料。
优选地，在本发明的一实施例中，所述硬掩膜层的厚度不大于10nm。
与现有的方案相比，在分离栅极时，由于在前期结构中增加了硬掩膜层以及光阻层，可以准确的控制刻蚀的准确度，避免对结构的损伤，从而可以降低自对准的难度。
附图说明
图1为现有技术中3T‐FinFet的简要结构示意图；
图2为现有技术中3T‐FinFet的等效电路示意图；
图3为现有技术中4T‐FinFet的简要结构示意图；
图4为现有技术中4T‐FinFet的等效电路示意图；
图5和图6为现有技术中晶体管研磨前后的结构示意图；
图7和图8为现有技术中晶体管刻蚀前后的结构示意图；
图9为本发明实施例一双栅极的分离方法流程示意图；
图10为经步骤S901处理之后的晶体管半成品结构示意图；
图11为经步骤S902处理之后的晶体管半成品结构示意图；
图12为经步骤S903处理之后的晶体管半成品结构示意图；
图13为经步骤S904处理之后的晶体管半成品结构示意图；
图14为经步骤S905处理之后的晶体管半成品结构示意图；
图15为经步骤S906处理之后的晶体管半成品结构示意图。
具体实施方式
以下将配合图式及实施例来详细说明本发明的实施方式，藉此对本发明如何应用技术手段来解决技术问题并达成技术功效的实现过程能充分理解并据以实施。
图9为本发明实施例一双栅极的分离方法流程示意图；如图9所示，本实施例中的具体技术方案可以包括：
步骤S901、在鳍式场效晶体管每个鳍顶端设置一硬掩膜层；
图10为经步骤S901处理之后的晶体管半成品结构示意图；如图10所示，鳍1001可形成于一埋置氧化层1000(buried oxide，简称BOX)的上表面。硬掩膜层1002位于鳍1001的顶端。换言之带有埋置氧化层BOX的晶圆不用做浅沟槽隔离(shallow trench isolation，简称STI)。本实施例只以只是埋置氧化层BOX为例，也可以使用体硅晶圆。
步骤S902、有选择地部分或全部去除掉鳍顶端设置的硬掩膜层，并沉积栅极材料形成栅极层；
本实施例中，通过光刻和刻蚀去除掉了其中一鳍顶端设置的硬掩膜层，而保留了另外一鳍顶端设置的硬掩膜层。
本实施例中，光刻和刻蚀的具体工艺参数可以具体工艺要求灵活设置。
图11为经步骤S902处理之后的晶体管半成品结构示意图；如图11所示，两个鳍1001中，一鳍1001顶端设置的硬掩膜层1002被去除，而保留了另外一鳍1001顶端设置的硬掩膜层1002。
步骤S903、沉积栅极材料形成栅极层；
本实施例中，在步骤S902之后，沉积栅极材料形成栅极层。
本实施例中，栅极材料可以为多晶硅，具体的工艺及参数本领域普通技术人员可以根据工艺要求灵活设置。
图12为经步骤S903处理之后的晶体管半成品结构示意图；如图12所示，在图11结构基础上增加了栅极层1003。
步骤S904、在所述栅极层上表面形成一光阻层，并裸露仍保留硬掩膜层的鳍对应的栅极；
本实施例中，光阻层可以的技术作用：保护一部分栅极，通过刻蚀另一部分栅极来形成高低不同的栅极结构。
具体可以通过沉积的方式形成光阻层，可以根据工艺要求灵活设置其具体工艺参数。
图13为经步骤S904处理之后的晶体管半成品结构示意图；如图13所示，所述栅极层1003上表面形成一光阻层1004。
步骤S905、通过刻蚀工艺部分刻蚀掉未去除掉硬掩膜层的鳍对应的栅极，停止于仍保留硬掩膜层的鳍顶端设置的硬掩膜层；。
本实施例中，使对应的栅极高度降低并裸露。
本实施例中，可以根据工艺要求灵活设置刻蚀的工艺参数。
图14为经步骤S905处理之后的晶体管半成品结构示意图；如图14所示，无硬掩膜层1002的鳍1001对应的栅极部分栅极材料被去除，同时，仍保留硬掩膜层1002的鳍1001顶端设置的硬掩膜层1002保留了下来，作为刻蚀停止的参考。
步骤S906、去除所述栅极层之上的剩余的光阻层。
本实施例中，可以通过湿法或干法刻蚀，去除掉剩余的光阻层，其具体的工艺参数可以为：用O2plasma刻蚀掉光阻。
图15为经步骤S906处理之后的晶体管半成品结构示意图；如图15所示，所有的光阻层1005被去除，形成高低不同的两个栅极，从而最终使晶体管的两个栅极分开开来。
需要说明的是，在上述实施例中，所述硬掩膜层的材料可以但不局限于为SiN或SiON。所述光阻层的材料可以但不局限于为氧化物材料。所述硬掩膜层的厚度可以不大于10nm。
上述说明示出并描述了本发明的若干优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (8)

1.一种双栅极的分离方法，其特征在于，包括：
在鳍式场效晶体管的每个鳍顶端设置一硬掩膜层；
有选择地部分或全部去除掉鳍顶端设置的硬掩膜层，并沉积栅极材料形成栅极层；
在所述栅极层上表面形成一光阻层，并裸露仍保留硬掩膜层的鳍对应的栅极；
通过刻蚀工艺部分刻蚀掉未去除掉硬掩膜层的鳍对应的栅极，停止于仍保留硬掩膜层的鳍顶端设置的硬掩膜层使对应的栅极高度降低并裸露；
去除所述栅极层之上的剩余的光阻层。
2.根据权利要求1所述的方法，其特征在于，所述硬掩膜层的材料为SiN或SiON。
3.根据权利要求1所述的方法，其特征在于，所述光阻层的材料为氧化物材料。
4.一种鳍式场效晶体管半成品结构，其特征在于，包括：
栅极层；
硬掩膜层，位于鳍式场效晶体管的鳍顶端；
光阻层，位于所述栅极层上表面。
5.根据权利要求4所述的半成品结构，其特征在于，所述保护层的材料为SiN或SiON。
6.根据权利要求4所述的半成品结构，其特征在于，所述光阻层的材料为氧化物材料。
7.根据权利要求4所述的半成品结构，其特征在于，所述光阻层的材料为氧化物材料。
8.根据权利要求4所述的半成品结构，其特征在于，所述硬掩膜层的厚度不大于10nm。
CN201410174398.0A 2014-04-28 2014-04-28 双栅极的分离方法 Active CN103928348B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410174398.0A CN103928348B (zh) 2014-04-28 2014-04-28 双栅极的分离方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410174398.0A CN103928348B (zh) 2014-04-28 2014-04-28 双栅极的分离方法

Publications (2)

Publication Number Publication Date
CN103928348A true CN103928348A (zh) 2014-07-16
CN103928348B CN103928348B (zh) 2017-01-25

Family

ID=51146528

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410174398.0A Active CN103928348B (zh) 2014-04-28 2014-04-28 双栅极的分离方法

Country Status (1)

Country Link
CN (1) CN103928348B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104409357A (zh) * 2014-11-28 2015-03-11 上海华力微电子有限公司 形成鳍式场效应晶体管的方法
CN104716046A (zh) * 2015-03-16 2015-06-17 上海华力微电子有限公司 一种用于制备鳍式场效应晶体管的方法
CN105632936A (zh) * 2016-03-22 2016-06-01 上海华力微电子有限公司 一种双栅极鳍式场效应晶体管的制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7148526B1 (en) * 2003-01-23 2006-12-12 Advanced Micro Devices, Inc. Germanium MOSFET devices and methods for making same
CN101027772A (zh) * 2004-09-29 2007-08-29 英特尔公司 在相同工艺流程内被独立访问的双栅和三栅晶体管
US7902014B2 (en) * 2005-09-28 2011-03-08 Intel Corporation CMOS devices with a single work function gate electrode and method of fabrication
CN102122645A (zh) * 2010-01-08 2011-07-13 中芯国际集成电路制造(上海)有限公司 集成电路结构、其制造方法和使用方法
US8426283B1 (en) * 2011-11-10 2013-04-23 United Microelectronics Corp. Method of fabricating a double-gate transistor and a tri-gate transistor on a common substrate

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7148526B1 (en) * 2003-01-23 2006-12-12 Advanced Micro Devices, Inc. Germanium MOSFET devices and methods for making same
CN101027772A (zh) * 2004-09-29 2007-08-29 英特尔公司 在相同工艺流程内被独立访问的双栅和三栅晶体管
US7902014B2 (en) * 2005-09-28 2011-03-08 Intel Corporation CMOS devices with a single work function gate electrode and method of fabrication
CN102122645A (zh) * 2010-01-08 2011-07-13 中芯国际集成电路制造(上海)有限公司 集成电路结构、其制造方法和使用方法
US8426283B1 (en) * 2011-11-10 2013-04-23 United Microelectronics Corp. Method of fabricating a double-gate transistor and a tri-gate transistor on a common substrate

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104409357A (zh) * 2014-11-28 2015-03-11 上海华力微电子有限公司 形成鳍式场效应晶体管的方法
CN104409357B (zh) * 2014-11-28 2017-03-29 上海华力微电子有限公司 形成鳍式场效应晶体管的方法
CN104716046A (zh) * 2015-03-16 2015-06-17 上海华力微电子有限公司 一种用于制备鳍式场效应晶体管的方法
CN105632936A (zh) * 2016-03-22 2016-06-01 上海华力微电子有限公司 一种双栅极鳍式场效应晶体管的制备方法
CN105632936B (zh) * 2016-03-22 2018-10-16 上海华力微电子有限公司 一种双栅极鳍式场效应晶体管的制备方法

Also Published As

Publication number Publication date
CN103928348B (zh) 2017-01-25

Similar Documents

Publication Publication Date Title
US9691897B2 (en) Three-dimensional semiconductor transistor with gate contact in active region
US9147612B2 (en) Method for forming a semiconductor structure
US10068808B2 (en) Semiconductor device and method for fabricating the same
US9786755B2 (en) Process for producing, from an SOI and in particular an FDSOI type substrate, transistors having gate oxides of different thicknesses, and corresponding integrated circuit
CN104425366B (zh) 半导体结构的形成方法
CN103227111B (zh) 半导体器件的制造方法
US20150263092A1 (en) Sandwich epi channel for device enhancement
KR102449211B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
US10290634B2 (en) Multiple threshold voltages using fin pitch and profile
CN106158957B (zh) 横向扩散金属氧化物半导体场效应管及其制造方法
CN106158748B (zh) 半导体元件及其制作方法
CN103928348A (zh) 双栅极的分离方法
CN107492497A (zh) 晶体管的形成方法
CN103928349B (zh) 鳍式场效晶体管中栅极的分离方法
CN103943484B (zh) 自对准的栅极分离方法
CN104701151A (zh) 栅极的形成方法
CN103972103B (zh) 增加光刻对准的栅极分离方法
CN103165435A (zh) 一种硅刻蚀工艺
US9401280B2 (en) Semiconductor process
CN103855021A (zh) 一种FinFET器件的制造方法
CN103996625B (zh) 鳍结构的形成方法
TW201603185A (zh) 驅動裝置的積體電路及其製作方法
CN104409357B (zh) 形成鳍式场效应晶体管的方法
CN104157573A (zh) 一种FinFET结构的制备方法
CN102427033B (zh) 一种形成高阶电常数k和t型金属栅极的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant