CN103872670B - 静电放电保护电路、偏压电路与电子装置 - Google Patents

Abstract

本发明公开了一种静电放电保护电路、偏压电路与电子装置，静电放电保护电路包括箝制单元、触发单元与控制单元。触发单元具有输入端与输出端，用以触发箝制单元。控制单元接收变压致能信号以启动触发单元，并藉此决定箝制单元内的电流放电通道的开启或关闭，其中当该变压致能信号为一低电压电平时，该触发单元会开启箝制单元的电流放电通道，以保护偏压电路避免静电产生瞬间的高电压而导致损毁。

Description

静电放电保护电路、偏压电路与电子装置

技术领域

本发明有关于一种静电放电保护电路，且特别是关于一种在当偏压电路关闭时，自动开启静电放电保护电路的放电通道以将偏压电路电位迅速放电至接地电位。

背景技术

一般在集成电路设计上，集成电路内部的电源管理常会使用到线性低压降稳压器(Linear Low-dropout Regulator,LDO)，同时为了补偿低压降稳压器的稳定性，会在输出端挂上较大电容值的电容元件。但是，在集成电路电路中，电容元件相当占面积，所以大部分都会选择将此补偿电容放在集成电路的外部，也就是印刷电路板上。

因此，集成电路内部低压降稳压器的输出电压端，必须通过垫(Pad)经由引线(bond wire)连接至封装的脚位才可以与印刷电路板上的电容建立连接关系。其中，垫(Pad)必须设计具有静电放电(Electrostatic discharge,ESD)防护，以防止集成电路内部的低压降稳压器遭受静电破坏。一般而言，静电放电防护的设计必须在正常操作下处于高阻态模式，然而在遭受静电轰击时却又能提供低阻值的静电放电路径，以避免静电荷对集成电路产生瞬间的大电压(如千伏特等级)而造成损毁。

请参照图1A，图1A为现有偏压电路的电路示意图。如图1A所示。现有偏压电路10包括低压降稳压器12与静电放电保护电路14，其中静电放电保护电路14耦接至低压降稳压器12。低压降稳压器12包括放大器OP’、P型晶体管MP’与反馈电阻R1’、R2’。芯片外部的补偿电容CL’经与P型晶体管MP’的漏极与反馈电阻R1’连接。其中，放大器OP’的负输入端接收一参考电压VREF’，放大器OP’的正输入端接收反馈电压VF’。P型晶体管MP’的源极接收输入电压VIN’。

由于静电放电保护电路14仅会对遭受静电轰击时产生动作，因此当低压降稳压器12从正常工作状态关闭时，负载电容CL上所储存的电荷只会经由反馈电阻R1’、R2’所串联的路径放电至地，而不会流至静电放电保护电路14。一般为了使低压降稳压器12电路省电，反馈电阻R1、R2的电阻值会设计在千欧姆(kΩ)等级，使低压降稳压器12能够达到较低的静态损耗电流(Quiescent Current)。所以，当电荷从μF级的负载电容CL’经由kΩ级的R1’及R2’电阻放电至地时，可能需要数十秒钟以上的时间才能够完全放完电。

因此，如果想要低压降稳压器12从正常工作状态关闭时，输出电压VOUT能够快速放电至地，通常会额外加上一放电路径。

请参照图1B，图1B为另一现有偏压电路的示意图。如图1B所示，与图1A不同的是，图1B中额外加上的放电路径由电阻R3’(欧姆级)及N型晶体管MN’所组成。N型晶体管MN’的栅极接收一个与低压降稳压器的致能信号LDO_en相反的开关信号LDO_enb。因此，低压降稳压器12正常工作时，N型晶体管MN’关闭。当低压降稳压器12从正常工作状态关闭时，N型晶体管MN’导通形成放电路径，使负载电容CL’上所储存的电荷能够经由电阻R3’快速放电至地。

在图1B中，电阻R3’的电阻值越小，瞬间的放电电流越大，放电的速度也越快，但由于此脚位直接连接至外部，因此易于遭受静电轰击，于静电放电保护电路的设计考量下，必须增加R3的电阻以增加静电轰击的抵抗性，然而如此设计不仅增加布局面积，并且又降低了负载电容CL’上的电荷放电的速度。

发明内容

本发明的目的在于提供一种静电放电保护电路，所述静电放电保护电路包括箝制单元、触发单元与控制单元。箝制单元耦接正电源线与负电源线之间。触发单元具有输入端与输出端，触发单元耦接负电源线与参考电压，并且输出端耦接至箝制单元并用以触发箝制单元。控制单元耦接至正电源线、负电源线与该触发单元的该输入端，控制单元接收变压致能信号以触发触发单元，并藉此决定箝制单元的电流放电通道的开启或关闭，其中当该变压致能信号为一低电压电平时，该触发单元会开启箝制单元的该电流放电通道。

本发明实施例提供一种偏压电路，偏压电路包括电压转换电路与静电放电保护电路。电压转换电路用以将所接收的输入电压予以转换为输出电压，其中输出电压储存于负载电容。静电放电保护电路电性连接至输出电压，静电放电保护电路接收且根据变压致能信号来决定其内部的电流放电通道的开启或关闭。当变压致能信号为低电压电平时，偏压电路处于关闭状态，而静电放电保护电路开启电流放电通道，且放电电流自负载电容流入电流放电通道，以将负载电容上的电荷释放。

在本发明其中一个实施例中，控制单元包括控制电阻与控制电容。控制电阻的一端电性连接正电源线，控制电阻的另一端接收变压致能信号。控制电容的一端电性连接控制电阻的另一端，控制电容的另一端电性连接接地电压。

在本发明其中一个实施例中，触发单元包括P型触发晶体管与N型触发晶体管。P型触发晶体管的栅极电性连接第三电阻的另一端，P型触发晶体管的源极电性连接参考电压，用以当电流放电通道开启时，能够将负载电容上的电荷释放完。N型触发晶体管的栅极电性电接第三电阻的另一端，N型触发晶体管的漏极电性连接第二P型晶体管的漏极，N型触发晶体管的源极电性连接负电源线。

在本发明其中一个实施例中，箝制单元包括N型箝制晶体管。N型箝制晶体管的栅极电性连接N型触发晶体管的漏极，N型箝制晶体管的漏极电性连接输出电容，N型箝制晶体管的源极电性连接负电源线。P型触发晶体管与N型触发晶体管构成反相器，当变压致能信号为高电压电平时，则P型触发晶体管关闭且N型触发晶体管开启，而N型箝制晶体管的栅极接收负电源线的电压，以关闭电流放电通道，当变压致能信号为低电压电平时，则P型触发晶体管开启且N型触发晶体管关闭，而N型箝制晶体管的栅极接收参考电压，以开启电流放电通道。

在本发明其中一个实施例中，静电放电保护电路更包括定位二极管。定位二极管的阳极电性连接正电源线，定位二极管的阴极电性连接P型触发晶体管的源极，定位二极管用以决定P型触发晶体管的源极的电压电平。在本发明其中一个实施例中，当变压致能信号为高电压电平，偏压电路处于正常工作状态，且电压转换电路被致能，而静电放电保护电路关闭电流放电通道，电压转换电路输出充电电流至负载电容以产生输出电压。

在本发明其中一个实施例中，电压转换电路为低压降稳压器，用以将输入电压予以降压且稳定输出电压。

在本发明其中一个实施例中，低压降稳压器包括第一放大器、第一P型晶体管、第一电阻与第二电阻。第一放大器的负输入端接收参考电压，第一放大器的输出端输出第一电压。第一P型晶体管的栅极接收第一电压，第一P型晶体管的源极电性连接输入电压，第一P型晶体管的漏极输出输出电压。第一电阻的一端电性连接第一P型晶体管的漏极，第一电阻的另一端输出反馈电压且将反馈电压传送至第一放大器的正输入端。第二电阻的一端电性连接第一电阻的另一端，第二电阻的另一端电性连接接地电压。当反馈电压大于参考电压时，则第一电压上升且流经第一与第二电阻的电流下降，进而降低输出电压，当反馈电压小于参考电压时，则第一电压下降且流经第一与第二电阻的电流上升，进而增加输出电压。

在本发明其中一个实施例中，静电放电保护电路包括箝制单元、一触发单元与一控制单元。所述控制单元包括第三电阻与第一电容。所述触发单元包括第二P型晶体管与第一N型晶体管。所述箝制单元包括第二N型晶体管。第三电阻的一端电性连接第一P型晶体管的漏极，第三电阻的另一端接收变压致能信号。第一电容的一端电性连接第三电阻的另一端，第一电容的另一端电性连接接地电压。第二P型晶体管的栅极电性连接第三电阻的另一端，第二P型晶体管的源极电性连接稳定的第二电压，用以当电流放电通道开启时，能够将负载电容上的电荷释放完。第一N型晶体管的栅极电性电接第三电阻的另一端，第一N型晶体管的漏极电性连接第二P型晶体管的漏极，第一N型晶体管的源极电性连接接地电压。第二N型晶体管的栅极电性连接第一N型晶体管的漏极，第二N型晶体管的漏极电性连接输出电压，第二N型晶体管的源极电性连接接地电压。其中第二P型晶体管与第一N型晶体管构成反相器，当变压致能信号为高电压电平时，则第二P型晶体管关闭且第一N型晶体管开启，而第二N型晶体管的栅极接收接地电压，以关闭电流放电通道，当变压致能信号为低电压电平时，则第二P型晶体管开启且第一N型晶体管关闭，而第二N型晶体管的栅极接收第二电压，以开启电流放电通道。

在本发明其中一个实施例中，静电放电保护电路更包括第一二极管。第一二极管的阳极电性连接输出电压，第一二极管的阴极电性连接第二P型晶体管的源极，当偏压电路受到静电轰击时而使得输出电压异常上升，则第二P型晶体管的源极的电压为输出电压减去第一二极管的导通电压，用以在放电过程中维持电流放电通道的开启。

在本发明其中一个实施例中，静电放电保护电路包括第三P型晶体管、第二电容、第四P型晶体管、第三N型晶体管与第四N型晶体管。第三P型晶体管的栅极接收变压致能信号，第三P型晶体管的源极电性连接输出电压。第二电容的一端电性连接第三P型晶体管的漏极，第二电容的另一端电性连接接地电压。第四P型晶体管的栅极电性连接第三P型晶体管的漏极，第四P型晶体管的源极电性连接稳定的第三电压，用以当电流放电通道开启时，能够将负载电容上的电荷释放完。第三N型晶体管的栅极电性电接第三P型晶体管的漏极，第三N型晶体管的漏极电性连接第四P型晶体管的漏极，第三N型晶体管的源极电性连接接地电压。第四N型晶体管的栅极电性连接第三N型晶体管的漏极，第四N型晶体管的漏极电性连接输出电压，第四N型晶体管的源极电性连接接地电压。其中第四P型晶体管与第三N型晶体管构成反相器，当变压致能信号为高电压电平时，则第三与第四P型晶体管关闭且第三N型晶体管开启，而第四N型晶体管的栅极接收接地电压，以关闭电流放电通道，当变压致能信号为低电压电平时，则第三与第四P型晶体管开启且第三N型晶体管关闭，而第四N型晶体管的栅极接收第三电压，以开启电流放电通道。

在本发明其中一个实施例中，静电放电保护电路更包括第二二极管。第二二极管的阳极电性连接输出电压，第二二极管的阴极电性连接第四P型晶体管的源极，当偏压电路受到静电轰击时而使得输出电压异常上升，则第四P型晶体管的源极的电压为输出电压减去第二二极管的导通电压，用以在放电过程中维持电流放电通道的开启。

本发明实施例另提供一种电子装置，所述电子装置包括偏压电路与负载，其中负载电性连接偏压电路，以接收输出电压。偏压电路包括电压转换电路与静电放电保护电路。电压转换电路用以将所接收的输入电压予以转换为输出电压，其中输出电压储存于负载电容。静电放电保护电路电性连接至输出电压，静电放电保护电路接收且根据变压致能信号来决定其内部的电流放电通道的开启或关闭。当变压致能信号为低电压电平时，偏压电路处于关闭状态，而静电放电保护电路开启电流放电通道，且放电电流自负载电容流入电流放电通道，以将负载电容上的电荷释放。

综上所述，本发明实施例所提出偏压电路与电子装置，当变压致能信号为低电压电平时，偏压电路从正常工作状态关闭，静电放电保护电路会被强制开启电流放电通道，使得放电电流能够自负载电容流入电流放电通道。据此，本揭示内容不仅不需要增加额外的布局面积就能够有效率降低负载电容的放电时间，更能够使整体电路的成本下降且提高偏压电路的抗静电能力。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是此多个说明与所附图式仅用来说明本发明，而非对本发明的权利要求范围作任何的限制。

附图说明

上文已参考随附图式来详细地说明本发明的具体实施例，藉此可对本发明更为明白，在该等图式中：

图1A为现有偏压电路的电路示意图。

图1B为另一现有偏压电路的示意图。

图2A为根据本发明实施例的静电放电保护电路的区块示意图。

图2B为根据本发明实施例的静电放电保护电路的区块示意图。

图3A为根据本发明实施例的偏压电路的示意图。

图3B为根据本发明实施例的未上电偏压电路的示意图。

图3C为根据本发明实施例的处于正常工作状态的偏压电路的示意图。

图3D为根据本发明实施例中从工作状态切换至关闭状态的暂态偏压电路的示意图。

图4为根据本发明另一实施例的偏压电路的具体电路示意图。

图5A为现有偏压电路的放电波形的电压时间波形图。

图5B为对应图3D的偏压电路的放电波形的电压时间波形图。

图6为根据本发明另一实施例的未上电偏压电路的具体示意图。

图7为根据本发明再一实施例的偏压电路的具体电路图。

图8为根据本发明再一实施例的未上电偏压电路的具体示意图。

图9为本发明实施例的电子装置的示意图。

其中，附图标记说明如下：

10、20：现有偏压电路

12：低压降稳压器

14：静电放电保护电路

200：静电放电保护电路

210：控制单元

220：触发单元

230：箝制单元

300、400、600、700、800：偏压电路

310：电压转换电路

320：静电放电保护电路

410：低压降稳压器

900：电子装置

910：偏压电路

920：负载

C：输出电容

C1：第一电容

C2：第二电容

CL’、CL：负载电容

CS：控制信号

D1：第一二极管

D2：第二二极管

ENS：变压致能信号

GND：接地电压

I1：电流

IC：充电电流

ID：放电电流

IES：静电电流

LDO_en：致能信号

LDO_enb：开关信号

MN’：N型晶体管

MN1：第一N型晶体管

MN2：第二N型晶体管

MN3：第三N型晶体管

MN4：第四N型晶体管

MNT：N型触发晶体管

MNC：N型箝制晶体管

MP’：P型晶体管

MP1：第一P型晶体管

MP2：第二P型晶体管

MP3：第三P型晶体管

MP4：第四P型晶体管

MPT：P型触发晶体管

n1、n2：节点

OP’：放大器

OP：第一放大器

R：控制电阻

R1：第一电阻

R1’：反馈电阻

R2’、R2：第二电阻

R3：第三电阻

R3’：电阻

T1：负输入端

T2：正输入端

TC：控制电容

V1：第一电压

V2：第二电压

V3：第三电压

VDD：正电源线

VSS：负电源线

VF’、VF：反馈电压

VIN’、VIN：输入电压

VR、VREF’、VREF：参考电压

VOUT’、VOUT：输出电压

具体实施方式

在下文将参看随附图式更充分地描述各种例示性实施例，在随附图式中展示一些例示性实施例。然而，本发明概念可能以许多不同形式来体现，且不应解释为限于本文中所阐述的例示性实施例。确切而言，提供此多个例示性实施例使得本发明将为详尽且完整，且将向本领域技术人员充分传达本发明概念的范畴。在诸图式中，可为了清楚而夸示层及区的大小及相对大小。类似数字始终指示类似元件。

应理解，虽然本文中可能使用术语第一、第二、第三等来描述各种元件，但此多个元件不应受此多个术语限制。此多个术语乃用以区分一元件与另一元件。因此，下文论述的第一元件可称为第二元件而不偏离本发明概念的教示。如本文中所使用，术语“及/或”包括相关联的列出项目中的任一者及一或多者的所有组合。

〔静电放电保护电路的实施例〕

请参照图2A，图2A为根据本发明实施例的静电放电保护电路的区块示意图。在本实施例中，静电放电保护电路200包括控制单元210、触发单元220与箝制单元230。箝制单元230耦接至正电源线VDD与负电源线VSS之间。触发单元220具有一输入端与一输出端，触发单元220耦接负电源线VSS与参考电压VR，并且触发单元220的输出端耦接至箝制单元230，用以触发箝制单元230。控制单元210耦接至正电源线VDD、负电源线VSS与触发单元220的该输入端。控制单元210接收变压致能信号ENS并且根据控制信号CS来触发所述触发单元220，并藉此决定箝制单元230中的电流放电通道的开启或关闭。

于一实施例中，在静电放电保护电路200的正电源线VDD耦接至其他电路区块(图2A未绘示)，且其他电路区块于输出电容C产生一输出电压的情况下，当变压致能信号ENS为低电压电平时(亦即其它电路区块关闭其工作状态中)，控制单元210会根据所接收的变压致能信号ENS传送控制信号CS至触发单元220。接着，触发单元220会根据所接收的控制信号CS来开启箝制单元230的电流放电通道以释放输出电容C上的输出电压。另一方面，当变压致能信号ENS为高电压电平时(亦即其它电路区块正常工作中)，控制单元210会根据所接收的变压致能信号ENS传送控制信号CS至触发单元220。接着，触发单元220会根据所接收的控制信号CS来关闭箝制单元230的电流放电通道，以维持输出电容C上的输出电压。值得一提的是，在一实施例中，变压致能信号ENS等于控制信号CS。

〔静电放电保护电路的另一实施例〕

请参照图2B，图2B为根据本发明实施例的静电放电保护电路的区块示意图。与上述图2A实施例不同的是，控制单元210包括控制电阻R与控制电容TC。触发单元220包括P型触发晶体管MPT与N型触发晶体管MNT。箝制单元230包括N型箝制晶体管MNC。

控制电阻R的一端电性连接正电源线VDD，控制电阻R的另一端接收变压致能信号ENS。控制电容TC的一端电性连接控制电阻R的另一端，控制电容TC的另一端电性连接负电源线VSS。P型触发晶体管MPT的栅极电性连接控制电阻R的另一端，P型触发晶体管MPT的源极电性连接参考电压VR，用以当电流放电通道开启时，能够将一输出电容C上的电荷释放完。N型触发晶体管MNT的栅极电性电接该控制电阻R的另一端，N型触发晶体管MNT的漏极电性连接该P型触发晶体管MPT的漏极，N型触发晶体管MNT的源极电性连接负电源线VSS。N型箝制晶体管MNC的栅极电性连接N型触发晶体管MNT的漏极，N型箝制晶体管MNC的漏极电性连接一输出电容C，N型箝制晶体管MNC的源极电性连接该负电源线VSS。

在本实施例中，须先说明的是，由于P型触发晶体管MPT与N型触发晶体管MNT的栅极耦接至变压致能信号ENS，所以控制信号CS等于变压致能信号ENS。于静电放电保护电路200的正电源线VDD耦接至其他电路区块(图2B未绘示)，且其他电路区块于输出电容C产生一输出电压的情况下，当变压致能信号ENS为低电压电平时(亦即其它电路区块关闭其工作状态中)，构成反相器的P型触发晶体管MPT与N型触发晶体管MNT会根据所接收的变压致能信号ENS来开启N型箝制晶体管MNT的电流放电通道以释放输出电容C上的输出电压。换句话说，P型触发晶体管MPT会开启而N型触发晶体管MNT会关闭，进而使N型箝制晶体管MNT的栅极耦接至参考电压VREF而开启电流放电通道。

另一方面，当变压致能信号ENS为高电压电平时(亦即其它电路区块正常工作中)，构成反相器的P型触发晶体管MPT与N型触发晶体管MNT会根据所接收的变压致能信号ENS来关闭N型箝制晶体管MNT的电流放电通道以维持住输出电容C上的输出电压。换句话说，P型触发晶体管MPT会关闭而N型触发晶体管MNT会开启，进而使N型箝制晶体管MNT的栅极耦接至负电源线而开启电流放电通道。在一实施例中，负电源线VSS耦接至接地电压，并不以本实施例为限。

为了更详细地说明本发明所述的偏压电路200的运作流程，以下将举多个实施例中至少之一来做更进一步的说明。

在接下来的多个实施例中，将描述不同于上述图2A～2B实施例的部分，且其余省略部分与上述图2A～2B实施例的部分相同。此外，为说明便利起见，相似的参考数字或标号指示相似的元件。

〔偏压电路的实施例〕

请参照图3A，图3A为根据本发明实施例的偏压电路的示意图。偏压电路300包括电压转换电路310与静电放电保护电路320。静电放电保护电路320电性连接电压转换电路310。如图3A所示，电压转换电路310用以将所接收的输入电压VIN予以转换为输出电压VOUT，其中输出电压VOUT储存于负载电容CL上。静电放电保护电路320接收且根据变压致能信号ENS来决定其内部的电流放电通道的开启或关闭状态。偏压电路300可以是能带隙参考电路、或其他升压/降压电路。

在本揭示内容的一实施例中，当变压致能信号ENS为低电压电平(low voltagelevel)时，偏压电路300处于关闭状态，静电放电保护电路320则会开启电流放电通道，而且放电电流会自负载电容CL流入静电放电保护电路320内部的电流放电通道，以将负载电容CL上的电荷快速释放。在一较佳实施例中，能够将负载电容CL的电荷完全释放。另一方面，当变压致能信号ENS为高电压电平(high voltage level)时，偏压电路300处于正常工作状态，而电压转换电路310会被致能，且静电放电保护电路320会关闭电流放电通道，进而使电压转换电路310输出充电电流至负载电容CL以产生稳定的输出电压VOUT。

为了更清楚说明本揭示内容，以下将从三种状态来进一步地教示偏压电路300的具体动作，其中三种状态指示偏压电路200从制造完成至安装于电路板的过程中(未上电)及偏压电路200安装于电路板上的工作状态与关闭状态。

请参照图3B，图3B为根据本发明实施例的未上电偏压电路的示意图。当偏压电路300从制造完成至安装于电路板的过程中(亦即未上电)，“未上电”定义为并没有任何的输入电压VIN、参考电压VREF与变压致能信号ENS。由于可能发生人体接触脚位(pin)或其他因素接触到脚位的情况下而使得输出端的输出电压VOUT异常上升，达到静电放电保护电路320的触发条件时，则静电放电保护电路320会开启一静电放电通道使得将静电电流IES经由静电放电通道而直接导引流入地(ground)，以避免损害到电压转换电路310的内部元件而降低整体电路的功能。

另一方面，请参照图3C，图3C为根据本发明实施例的处于正常工作状态的偏压电路的示意图。当偏压电路300安装于电路板后，电压转换电路310与静电放电保护电路320会接收且根据一个高电压电平的变压致能信号ENS而处于正常工作状态。接着，电压转换电路310会将输入电压VIN转换为输出电压VOUT而输出至下一级电路区块(图2B未绘示)。也就是说，电压转换电路310会输出一充电电流IC至负载电容CL上以储存电荷，以输出实质上稳定的输出电压VOUT以提供下一级电路区块使用。值得注意的是，在此同时，静电放电保护电路320会根据变压致能信号ENS来将电流放电通道关闭，以确保充电电流IC不会经由电流放电通道而流至地，进而达到偏压电路300所预定输出的输出电压VOUT。

最后，请参照图3D，图3D为根据本发明实施例的从工作状态切换至关闭状态的暂态偏压电路的示意图。当偏压电路300安装于电路板后，电压转换电路310与静电放电保护电路320会接收且根据一个低电压电平的变压致能信号ENS而从正常工作状态切换至关闭状态。此时，电压转换电路310会被禁能而停止输出充电电流至负载电容CL，而静电放电保护电路320会根据变压致能信号ENS而于其内部产生一电流放电通道，进而能够导引放电电流ID从负载电容CL流至静电放电保护电路320内部的电流放电通道以快速释放负载电容CL上的电荷。因此，当偏压电路300从正常工作状态切换至关闭状态时，输出电压OUT能够快速地下降至接近零电压，而不会影响到下一级电路的动作。在另一实施例中，输出电压OUT能够快速地下降至零电压，并不以本实施例为限。

为了更详细地说明本发明所述的偏压电路300的运作流程，以下将举多个实施例中至少之一来做更进一步的说明。

在接下来的多个实施例中，将描述不同于上述图3A～3D实施例的部分，且其余省略部分与上述图3A～3D实施例的部分相同。此外，为说明便利起见，相似的参考数字或标号指示相似的元件。

〔偏压电路的另一实施例〕

请参照图4，图4为根据本发明另一实施例的偏压电路的具体电路示意图。如图4所示，在本实施例中，电压转换电路为低压降稳压器410(Low Dropout Regulator，LDO)，用以将输入电压VIN予以降压且输出稳定的输出电压VOUT。在其他实施例中，电压转换电路可以是其它的降压电路或是升压电路，并不以本实施例为限。为了方便说明，以下说明将以低压降稳压器410作一范例来教示偏压电路的整体作动。低压降稳压器410包括第一放大器OP、第一P型晶体管MP1、第一电阻R1与第二电阻R2。静电放电保护电路200包括箝制单元230、触发单元220与控制单元210。控制单元210包括第三电阻R3与第一电容C1。触发单元220包括第二P型晶体管MP2与第一N型晶体管MN1。箝制单元230包括第二N型晶体管MN2。

第一放大器OP的负输入端T1接收参考电压VREF，第二放大器OP的输出端输出第一电压V1。第一P型晶体管MP1的栅极接收第一电压V1，第一P型晶体管MP1的源极电性连接输入电压VIN，第一P型晶体管MP1的漏极输出一输出电压VOUT。第一电阻R1的一端电性连接第一P型晶体管MP1的漏极，第一电阻R1的另一端输出一反馈电压VF且将反馈电压VF传送至第一放大器OP的正输入端T2。第二电阻R2的一端电性连接第一电阻R1的另一端，第二电阻R2的另一端电性连接接地电压GND。第三电阻R3的一端电性连接第一P型晶体管MP1的漏极，第三电阻R3的另一端接收变压致能信号ENS。第一电容C1的一端电性连接第三电阻R3的另一端，第一电容C1的另一端电性连接接地电压GND。第二P型晶体管MP2的栅极电性连接第三电阻R3的另一端，第二P型晶体管MP2的源极电性连接稳定的第二电压V2。第一N型晶体管MN1的栅极电性连接第三电阻R3的另一端，第一N型晶体管MN1的漏极电性连接第二P型晶体管MP2的漏极，第一N型晶体管MN1的源极电性连接接地电压GND。第二N型晶体管MN2的栅极电性连接第一N型晶体管MN1的漏极，第二N型晶体管MN2的漏极电性连接输出电压VOUT，第二N型晶体管MN2的源极电性连接接地电压GND。

以下要说明的，是关于图4实施例中偏压电路400的具体作动。

请继续参照图4，当偏压电路400安装于电路板后，低压降稳压器410与静电放电保护电路200会接收且根据一个高电压电平的变压致能信号ENS而处于正常工作状态。第一P型晶体管MP1的源极耦接输入电压VIN以接收输入电压VIN，而输出电压VOUT的大小会由参考电压VREF、第一电阻R1与第二电阻R2的值来决定。进一步来说，由于第一放大器OP的组态为虚短路关系，所以反馈电压VF实质上会等于参考电压VREF，因此设计者可以依据电路设计需求或实际应用需求按照方程式(1)来设计所预定的输出电压VOUT的大小。

VOUT＝[(R1+R2)/R2]x VREF 方程式(1)

当反馈电压VF大于参考电压VREF时，则第一放大器OP所输出的第一电压V1会上升，而使得第一P型晶体管MP1的栅源极跨压会下降，进而导致流经第一电阻R1与第二电阻R2的电流I1下降。因此，依据电流电阻电压降(IR drop)的关系，输出电压VOUT会下降，进而导致反馈电压VF下降直到反馈电压VF小于参考电压VREF。当反馈电压VF小于参考电压VREF时，则第一放大器OP所输出的第一电压V1会下降，而使得第一P型晶体管MP1的栅源极跨压会上升，进而导致流经第一电阻R1与第二电阻R2的电流I1上升。因此，依据电流电阻电压降(IR drop)的关系，输出电压VOUT会上升，进而导致反馈电压VF上升直到反馈电压VF小于参考电压VREF。根据上述的负反馈(negative feedback)机制，低压降稳压器410能够提供稳定的输出电压VOUT，且设计者能够进一步依据参考电压VREF、第一电阻R1与第二电阻R2的值来决定输出电压VOUT的大小。

此时，由于在静电放电保护电路200中的节点n1接收到高电压电平的变压致能信号ENS，所以由于第二P型晶体管M2与第一N型晶体管MN1所构成的反相器(inverter)亦同时接收高电压电平的变压致能信号ENS。因此，第二P型晶体管MP2会处于关闭状态，而第一N型晶体管MN1会处于开启状态，进而使反相器输出一低电压电平的信号传送至第二N型晶体管MN2。也就是说，第二N型晶体管MN2的栅极会接收或电性连接至接地电压GND，而使得第二N型晶体管MN2处于关闭状态。值得说明的是，在本实施例中，第二N型晶体管MN2作为静电放电保护电路200中的电流放电通道，因此，如果第二N型晶体管MN2处于关闭状态，则静电放电保护电路220中的电流放电通道也是处于关闭状态。因此，当低压降稳压器410输出一充电电流IC至负载电容CL以提供输出电压VOUT至下一级电路区块(图3未绘示)时，充电电流IC并不会流经电流放电通道而产生漏电流(leakage current)的现象。

另一方面，当低压降稳压器410与静电放电保护电路200会接收一个低电压电平的变压致能信号ENS时，低压降稳压器410会被禁能而从正常工作状态切换至关闭状态。静电放电保护电路200中的节点n1在接收到低电压电平的变压致能信号ENS后，会使得反相器中的第二P型晶体管MP2处于开启状态，第一N型晶体管MN1处于关闭状态。接着，反相器会输出第二电压V2至第二N型晶体管MN2的栅极以开启第二N型晶体管MN2，进而开启静电放电保护电路200中的电流放电通道。接着，放电电流ID会自负载电容CL经电流放电通道而流至地，也就是说，负载电容CL上的电荷会从静电放电保护电路200内部的电流放电通道快速放电，以使输出电压VOUT快速下降，而避免影响到其它电路的动作。在一实施例中，更可以增加第二N型晶体管MN2的整体通道宽度以降低导通电组，进而来提高放电效率。

值得一提的是，在本实施例中，因为第二N型晶体管MN2的栅极电性连接至稳定的第二电压V2，所以在电路放电的暂态过程中，输出电压VOUT会不断地下降，但第二N型晶体管MN2的栅极电压仍然会保持稳定的第二电压V2。也就是说，第二N型晶体管MN2的栅源极跨压保持能够稳定的第二电压V2。因此，相较于现有技术中的第二P型晶体管MP2的源极耦接至输出电压VOUT，本揭示内容有助于将负载电容CL上的电荷快速释放完毕，并且能有效地提升放电的速度。附带一提的是，第二电压V2可以是***电压或是其它稳定的电压。

为了更清楚了解本揭示内容，请同时参照图5A与图5B。图5A为现有偏压电路的放电波形的电压时间波形图。图5B为对应图3D的偏压电路的放电波形的电压时间波形图。由图5A与图5B可知，现有偏压电路将负载电容的电压由90％放电至10％约需要500微秒，但在本揭示内容的偏压电路400将负载电容CL的电压由90％放电至10％约只需要2微秒。因此相较于现有技术，本揭示内容能够大幅地降低放电时间，并且不须要额外的布局面积。

此外，请参照图5，图5为根据本发明另一实施例的未上电偏压电路的具体示意图。静电放电保护电路200更包括第一二极管D1。第一二极管D1的阳极电性连接输出电压VOUT，第一二极管D1的阴极电性连接第二P型晶体管MP2的源极。在本实施例中，第一二极管D1用以在偏压电路500未上电前决定第二P型晶体管MP2的源极的电压电平(当遭受到静电轰击时)。

当偏压电路600从制造完成至安装于电路板的过程中(亦即未上电)，“未上电”定义为并没有任何的输入电压VIN、参考电压VREF与变压致能信号ENS，由于可能发生人体接触到脚位(pin)或其他因素接触到脚位(pin)的情况而使得输出端的输出电压VOUT异常上升，当达到静电放电保护电路200的触发条件时，则静电放电保护电路200会开启一静电放电通道使得将静电电流IES经由静电放电通道而直接导引流入地(ground)，以避免损害到低压降稳压器410的内部元件而降低整体电路的功能。因此，当集成电路芯片的脚位或输出端遭受到静电轰击而使得输出电压VOUT异常上升时，为了能够明确定位出第二P型晶体管MP2的源极的电压电平，本实施例利用第一二极管D1的电压电流特性，来将第二P型晶体管MP2的源极的电压电平定位为输出电压VOUT减去第一二极管D1的顺向导通电压，以在偏压电路600遭受静电轰击而开启电流放电通道后的放电过程中，能够确定且维持电流放电通道的开启，有助于将静电电流IES导引至地。

详细来说，由于在人体放电模式中，其放电波形的上升时间约在10纳秒，而集成电路的电压波形上升时间约在毫秒等级，所以第三电阻R3与第一电容C1的电阻电容时间常数(RC constant)通常设计为毫秒～纳秒之间的时间。因此，当偏压电路500遭受静电轰击时，输出电压VOUT会异常上升，此时，第二P型晶体管MP2的源极电压为输出电压VOUT减去第一二极管D1的导通电压。在此暂态过程中，由于节点n1的电压一般在此浮接的情况下大多为较低电压的电平，所以第二P型晶体管MP2会开启，而第一N型晶体管MN1会关闭，而使得第二N型晶体管MN2的栅极电压实质上等于第二P型晶体管MP2的源极电压。也就是说，第二N型晶体管MN2的栅极电压为输出电压VOUT减去第一二极管D1的导通电压，以确保第二N型晶体管MN2或电流放电通道的开启，进而使静电电流IES能经由第二N型晶体管MN2流至地。

为了更详细地说明本发明所述的偏压电路的运作流程，以下将举多个实施例中至少之一来做更进一步的说明。

在接下来的多个实施例中，将描述不同于上述图2～6实施例的部分，且其余省略部分与上述图2～6实施例的部分相同。此外，为说明便利起见，相似的参考数字或标号指示相似的元件。

〔偏压电路的再一实施例〕

请参照图7，图7为根据本发明再一实施例的偏压电路的具体电路图。与上述图4实施例不同的是，静电放电保护电路200中的第三电阻R3于本实施例中，是以第三P型晶体管MP3来取代，以提高偏压电路700的整体功能。进一步来说，在本实施例中，静电放电保护电路200包括第三P型晶体管MP3、第二电容C2、第四P型晶体管MP4、第三N型晶体管MN3与第四N型晶体管MN4。

第三P型晶体管MP3的栅极接收变压致能信号ENS，第三P型晶体管MP3的源极电性连接输出电压VOUT。第二电容C2的一端电性连接第三P型晶体管MP3的漏极，第二电容C2的另一端电性连接接地电压GND。第四P型晶体管MP4的栅极电性连接第三P型晶体管MP3的漏极，第四P型晶体管MP4的源极电性连接稳定的第三电压V3。第三N型晶体管MN3的栅极电性连接第三P型晶体管MP3的漏极，第三N型晶体管MN3的漏极电性连接第四P型晶体管MP4的漏极，第三N型晶体管MN3的源极电性连接接地电压GND。第四N型晶体管MN4的栅极电性连接第三N型晶体管MN3的漏极，第四N型晶体管MN4的漏极电性连接输出电压VOUT，第四N型晶体管MN4的源极电性连接接地电压GND。

以下要说明的，是关于图7实施例中偏压电路700的具体作动。

请继续参照图7，当偏压电路700安装于电路板后，低压降稳压器410与静电放电保护电路200会接收且根据一个高电压电平的变压致能信号ENS而处于正常工作状态。第一P型晶体管MP1的源极耦接输入电压VIN以接收输入电压VIN，而输出电压OUT的大小会由参考电压VREF、第一电阻R1与第二电阻R2的值来决定。由于第一放大器OP的组态为虚短路关系，所以反馈电压VF实质上会等于参考电压VREF，因此设计者可以依据电路设计需求或实际应用需求按照方程式(1)来设计所预定的输出电压VOUT的大小。

当反馈电压VF大于参考电压VREF时，则第一放大器OP所输出的第一电压V1会上升，而使得第一P型晶体管MP1的栅源极跨压会下降，进而导致流经第一电阻R1与第二电阻R2的电流I1下降。因此，依据电流电阻电压降(IR drop)的关系，输出电压VOUT会下降，进而导致反馈电压VF下降直到反馈电压VF小于参考电压VREF。当反馈电压VF小于参考电压VREF时，则第一放大器OP所输出的第一电压V1会下降，而使得第一P型晶体管MP1的栅源极跨压会上升，进而导致流经第一电阻R1与第二电阻R2的电流I1上升。因此，依据电流电阻电压降(IR drop)的关系，输出电压VOUT会上升，进而导致反馈电压VF上升直到反馈电压VF小于参考电压VREF。根据上述的负反馈(negative feedback)机制，低压降稳压器410能够提供稳定的输出电压VOUT，且设计者能够进一步依据参考电压VREF、第一电阻R1与第二电阻R2的值来决定输出电压VOUT的大小。

此时，由于在静电放电保护电路200中的节点n2接收到高电压电平的变压致能信号ENS，所以第三P型晶体管MP3会处于关闭状态，所以第二电容C2上电荷不会经由第三P型晶体管MP3漏电而影响到节点n2的电压电平，进而影响到后续的电路动作。接着，由于第四P型晶体管MP4与第三N型晶体管MN3所构成的反相器(inverter)亦同时接收高电压电平的变压致能信号ENS。因此，第四P型晶体管MP4会处于关闭状态，而第三N型晶体管MN3会处于开启状态，进而使反相器输出一低电压电平的信号传送至第四N型晶体管MN4。也就是说，第四N型晶体管MN4的栅极会接收或电性连接至接地电压GND，而使得第四N型晶体管MN4处于关闭状态。值得说明的是，在本实施例中，第四N型晶体管MN4作为静电放电保护电路中的电流放电通道，因此，如果第四N型晶体管MN4处于关闭状态，则静电放电保护电路200中的电流放电通道也是处于关闭状态。因此，当低压降稳压器410输出一充电电流IC至负载电容CL以提供输出电压VOUT至下一级电路区块(图6未绘示)时，充电电流IC并不会流经电流放电通道而产生漏电流(leakage current)的现象。

另一方面，当低压降稳压器410与静电放电保护电路200会接收一个低电压电平的变压致能信号ENS时，低压降稳压器410会被禁能而从正常工作状态切换至关闭状态。静电放电保护电路200中的节点n2在接收到低电压电平的变压致能信号ENS后，会将第三P型晶体管MP3开启，并且使反相器中的第四P型晶体管MP4会处于开启状态，第三N型晶体管MN3会处于关闭状态。接着，反相器会输出第三电压V3至第四N型晶体管MN4的栅极以开启第四N型晶体管MN4，进而开启静电放电保护电路200中的电流放电通道。接着，放电电流ID会自负载电容CL经电流放电通道而流至地，也就是说，负载电容CL上的电荷会从静电放电保护电路200内部的电流放电通道快速放电，以使输出电压VOUT快速下降，而避免影响到其它电路的动作。在一实施例中，更可以增加第四N型晶体管MN4的整体通道宽度以降低导通电阻，进而来提高放电效率。

值得一提的是，在本实施例中，因为第四N型晶体管MN4的栅极与漏极分别电性连接至稳定的第三电压V3与输出电压VOUT，所以，在电路放电的暂态过程中，输出电压VOUT会不断地下降，但第四N型晶体管MN4的栅极电压仍然会保持稳定的第三电压V3。也就是说，第四N型晶体管MN4的栅源极跨压保持能够稳定的第三电压V3。因此，相较于现有技术中的第四P型晶体管MP4的源极耦接至输出电压VOUT，本揭示内容有助于将负载电容CL上的电荷快速释放完毕，并且能有效地提升放电的速度。附带一提的是，第三电压V3可以是***电压或是其它稳定的电压。

此外，请参照图8，图8为根据本发明再一实施例的未上电偏压电路的具体示意图。静电放电保护电路200更包括第二二极管D2。第二二极管D2的阳极电性连接输出电压VOUT，第二二极管D2的阴极电性连接第四P型晶体管MP4的源极。在本实施例中，第二二极管D2用以在偏压电路800未上电前决定第四P型晶体管MP4的源极的电压电平(当遭受到静电轰击时)。

当偏压电路800从制造完成至安装于电路板的过程中(亦即未上电)，“未上电”定义为并没有任何的输入电压VIN、参考电压VREF与变压致能信号ENS，由于可能发生人体接触到脚位(pin)或其他因素接触到脚位(pin)的情况而使得输出端的输出电压VOUT异常上升，当达到静电放电保护电路200的触发条件时，则静电放电保护电路200会开启一静电放电通道使得将静电电流IES经由静电放电通道而直接导引流入地(ground)，以避免损害到低压降稳压器410的内部元件而降低整体电路的功能。因此，当集成电路芯片的脚位或输出端遭受到静电轰击而使得输出电压VOUT异常上升时，为了能够明确定位出第四P型晶体管MP4的源极的电压电平，本实施例利用第二二极管D2的电压电流特性，来将第四P型晶体管MP4的源极的电压电平定位为输出电压VOUT减去第二二极管D2的顺向导通电压，以在偏压电路800遭受静电轰击而开启电流放电通道后的放电过程中，能够确定且维持电流放电通道的开启，有助于将静电电流IES导引至地。

详细来说，由于在人体放电模式中，其放电波形的上升时间约在10纳秒，而集成电路的电压波形上升时间约在毫秒等级，所以第三P型晶体管MP3的等效电组与第一电容C1的电阻电容时间常数(RC constant)通常设计为毫秒～纳秒之间的时间，其中第三P型晶体管MP3的等效电阻可以根据工艺中的几何或材料参数来决定。因此，当偏压电路800遭受静电轰击时，输出电压VOUT会异常上升，此时，第四P型晶体管MP4的源极电压为输出电压VOUT减去第二二极管D2的导通电压。在此暂态过程中，由于节点n2的电压一般在此浮接的情况下都为较低电压的电平，所以第四P型晶体管MP4会开启，而第三N型晶体管MN3会关闭，而使得第四N型晶体管MN4的栅极电压实质上等于第四P型晶体管MP4的源极电压。也就是说，第二N型晶体管MN2的栅极电压为输出电压VOUT减去第二二极管D2的导通电压，以确保第四N型晶体管MN4或电流放电通道的开启，进而使静电电流IES能经由第四N型晶体管MN4流至地。

〔电子装置的实施例〕

请参照图9，图9为本发明实施例的电子装置的示意图。电子装置900包括负载920与电性耦接负载920的偏压电路910，其中偏压电路910接收输入电压VIN。偏压电路910可以是上述实施例中的偏压电路300、400、600、700与800的其中之一，且用以提供稳定的输出电压VOUT给负载920。电子装置900可以是各种类型的电子装置，例如显示装置、手持装置或行动装置等。

〔实施例的可能功效〕

综上所述，本发明实施例所提出偏压电路与电子装置，当变压致能信号为低电压电平时，偏压电路从正常工作状态关闭，静电放电保护电路会被强制开启电流放电通道，使得放电电流能够自负载电容流入电流放电通道。据此，本揭示内容不仅不需要增加额外的布局面积就能够有效率降低负载电容的放电时间，更能够使整体电路的成本下降且提高静电放电保护电路的能力。

以上所述仅为本发明的实施例，其并非用以局限本发明的专利权利要求范围。

Claims (17)

1.一种静电放电保护电路，其特征在于，该静电放电保护电路包括：

箝制单元，耦接正电源线与负电源线之间；

触发单元，具有输入端与输出端，该触发单元耦接该负电源线与参考电压，并且该输出端耦接至该箝制单元并用以触发该箝制单元；以及

控制单元，耦接至该正电源线、该负电源线与该触发单元的该输入端，该控制单元接收变压致能信号以触发该触发单元，并藉此决定该箝制单元的电流放电通道的开启或关闭，

其中当该变压致能信号为低电压电平时，该触发单元会开启该箝制单元的该电流放电通道。

2.如权利要求1所述的静电放电保护电路，其特征在于，该控制单元包括：

控制电阻，其一端电性连接该正电源线，其另一端接收该变压致能信号；以及

控制电容，其一端电性连接该控制电阻的另一端，其另一端电性连接该负电源线。

3.如权利要求1所述的静电放电保护电路，其特征在于，该触发单元包括：

P型触发晶体管，其栅极电性连接该控制电阻的另一端，其源极电性连接该参考电压，用以当该电流放电通道开启时，能够将负载电容上的电荷释放完；以及

N型触发晶体管，其栅极电性电接该控制电阻的另一端，其漏极电性连接该P型触发晶体管的漏极，其源极电性连接该负电源线。

4.如权利要求3所述的静电放电保护电路，其特征在于，该箝制单元包括：

N型箝制晶体管，其栅极电性连接该N型触发晶体管的漏极，其漏极电性连接输出电容，其源极电性连接该负电源线，

其中该P型触发晶体管与该N型触发晶体管构成反相器，当该变压致能信号为高电压电平时，则该P型触发晶体管关闭且该N型触发晶体管开启，而该N型箝制晶体管的栅极接收该负电源线的电压，以关闭该电流放电通道，当该变压致能信号为低电压电平时，则该P型触发晶体管开启且该N型触发晶体管关闭，而该N型箝制晶体管的栅极接收该参考电压，以开启该电流放电通道。

5.如权利要求4所述的静电放电保护电路，其特征在于，该静电放电保护电路更包括：

定位二极管，其阳极电性连接该正电源线，其阴极电性连接该P型触发晶体管的源极，该定位二极管用以决定该P型触发晶体管的源极的电压电平。

6.如权利要求1所述的静电放电保护电路，其特征在于，该负电源线耦接接地电压。

7.一种偏压电路，其特征在于，该偏压电路包括：

电压转换电路，用以将所接收的输入电压予以转换为输出电压，其中该输出电压储存于负载电容；

静电放电保护电路，电性连接至该输出电压，该静电放电保护电路接收且根据变压致能信号来决定其内部的电流放电通道的开启或关闭，

其中，当该变压致能信号为低电压电平时，该偏压电路处于关闭状态，而该静电放电保护电路开启该电流放电通道，且放电电流自该负载电容流入该电流放电通道，以将该负载电容上的电荷释放。

8.如权利要求7所述的偏压电路，其特征在于，当该变压致能信号为高电压电平，该偏压电路处于正常工作状态，且该电压转换电路被致能，而该静电放电保护电路关闭该电流放电通道，该电压转换电路输出充电电流至该负载电容以产生该输出电压。

9.如权利要求8所述的偏压电路，其特征在于，该电压转换电路为低压降稳压器，用以将该输入电压予以降压且稳定该输出电压。

10.如权利要求9所述的偏压电路，其特征在于，该低压降稳压器包括：

第一放大器，其负输入端接收参考电压，其输出端输出第一电压；

第一P型晶体管，其栅极接收该第一电压，其源极电性连接输入电压，其漏极输出该输出电压；

第一电阻，其一端电性连接该第一P型晶体管的漏极，其另一端输出反馈电压且将该反馈电压传送至该第一放大器的正输入端；以及

第二电阻，其一端电性连接该第一电阻的另一端，其另一端电性连接接地电压，

其中当该反馈电压大于该参考电压时，则该第一电压上升且流经该第一与该第二电阻的电流下降，进而降低该输出电压，当该反馈电压小于该参考电压时，则该第一电压下降且流经该第一与该第二电阻的电流上升，进而增加该输出电压。

11.如权利要求10所述的偏压电路，其中该静电放电保护电路包括箝制单元、触发单元与控制单元，其特征在于，该控制单元包括：

第三电阻，其一端电性连接该第一P型晶体管的漏极，其另一端接收该变压致能信号；以及

第一电容，其一端电性连接该第三电阻的另一端，其另一端电性连接该接地电压；

其中该触发单元包括：

第二P型晶体管，其栅极电性连接该第三电阻的另一端，其源极电性连接稳定的第二电压，用以当该电流放电通道开启时，能够将该负载电容上的电荷释放完；以及

第一N型晶体管，其栅极电性电接该第三电阻的另一端，其漏极电性连接该第二P型晶体管的漏极，其源极电性连接该接地电压；

其中该箝制单元包括：

第二N型晶体管，其栅极电性连接该第一N型晶体管的漏极，其漏极电性连接该输出电压，其源极电性连接该接地电压，

其中该第二P型晶体管与该第一N型晶体管构成反相器，当该变压致能信号为高电压电平时，则该第二P型晶体管关闭且该第一N型晶体管开启，而该第二N型晶体管的栅极接收该接地电压，以关闭该电流放电通道，当该变压致能信号为低电压电平时，则该第二P型晶体管开启且该第一N型晶体管关闭，而该第二N型晶体管的栅极接收该第二电压，以开启该电流放电通道。

12.如权利要求11所述的偏压电路，其特征在于，该静电放电保护电路更包括：

第一二极管，其阳极电性连接该输出电压，其阴极电性连接该第二P型晶体管的源极，该第一二极管用以决定该第二P型晶体管的源极的电压电平。

13.如权利要求12所述的偏压电路，其特征在于，当该偏压电路受到静电轰击时而使得该输出电压异常上升，则该第二P型晶体管的源极的电压为该输出电压减去该第一二极管的导通电压，用以在放电过程中维持电流放电通道的开启。

14.如权利要求10所述的偏压电路，其特征在于，该静电放电保护电路包括：

第三P型晶体管，其栅极接收该变压致能信号，其源极电性连接该输出电压；

第二电容，其一端电性连接该第三P型晶体管的漏极，其另一端电性连接该接地电压；

第四P型晶体管，其栅极电性连接该第三P型晶体管的漏极，其源极电性连接稳定的第三电压，用以当该电流放电通道开启时，能够将该负载电容上的电荷释放完；

第三N型晶体管，其栅极电性电接该第三P型晶体管的漏极，其漏极电性连接该第四P型晶体管的漏极，其源极电性连接该接地电压；以及

第四N型晶体管，其栅极电性连接该第三N型晶体管的漏极，其漏极电性连接该输出电压，其源极电性连接该接地电压，

其中该第四P型晶体管与该第三N型晶体管构成反相器，当该变压致能信号为高电压电平时，则该第三与该第四P型晶体管关闭且该第三N型晶体管开启，而该第四N型晶体管的栅极接收该接地电压，以关闭该电流放电通道，当该变压致能信号为低电压电平时，则该第三与该第四P型晶体管开启且该第三N型晶体管关闭，而该第四N型晶体管的栅极接收该第三电压，以开启该电流放电通道。

15.如权利要求14所述的偏压电路，其特征在于，该静电放电保护电路更包括：

第二二极管，其阳极电性连接该输出电压，其阴极电性连接该第四P型晶体管的源极，该第二二极管用以决定该第四P型晶体管的源极的电压电平。

16.如权利要求15所述的偏压电路，其特征在于，当该偏压电路受到静电轰击时而使得该输出电压异常上升，则该第四P型晶体管的源极的电压为该输出电压减去该第二二极管的导通电压，用以在放电过程中维持电流放电通道的开启。

17.一种电子装置，其特征在于，该电子装置包括：

如权利要求7所述的偏压电路；以及

负载，接收该输出电压。