CN103871964B - 互连线结构及其形成方法 - Google Patents

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Abstract

一种互连线结构及其形成方法。其中,所述互连线结构的形成方法包括:提供半导体衬底;在所述半导体衬底上形成多个分立的互连线,相邻所述互连线之间为沟槽;形成第一层间介质层覆盖所述互连线,所述第一层间介质层部分填充所述沟槽直至形成开口;形成第二层间介质层覆盖所述第一层间介质层,所述开口被所述第二层间介质层密封形成空气隙;对所述第二层间介质层进行平坦化。通过所述形成方法形成的互连线结构质量提高,并且所述形成方法工艺简单,工艺成本低。

Description

互连线结构及其形成方法
技术领域
本发明涉及半导体制造领域,尤其涉及一种互连线结构及其形成方法。
背景技术
现今集成电路设计和制造领域所遇到的一个挑战是如何降低信号传输RC延迟(Resistance Capacitance Delay),对此,普遍采用的一种方法是降低互连线结构之间的寄生电容(Parasitic Capacitance)。
通常可以通过采用低介电常数的介质层来制作层间介质层(Inter LayerDielectric),从而降低信号传输RC延迟。由于空气的介电常数较低,接近1.0(相对介电常数值),因此,可在层间介质层中形成空气隙(Air Gap),从而大幅降低层间介质层的介电常数。
请结合参考图1和图2,示出了现有互连线结构的形成方法各步骤对应的剖面结构示意图。
请参考图1,现有互连线结构的形成方法首先提供半导体衬底100,然后在半导体衬底100上形成多个分立的互连线110,相邻互连线110之间为沟槽,图1示出了其中两个沟槽,它们分别为具有宽度W1的沟槽111和具有宽度W2的沟槽112,并且宽度W1大于宽度W2。
请参考图2,形成第一层间介质层120(通常为低K介质层)覆盖互连线110。此时,第一层间介质层120部分填充图1所示沟槽111,并且,由于沟槽111的宽度W1(请参考图1)较小,第一层间介质层120会自然地在原本沟槽111所在位置中间形成空气隙121。空气隙121的存在有助于提高相邻互连线110之间的绝缘性能,降低信号传输RC延迟。
然而,当第一层间介质层120在填充图1所示沟槽112时,由于沟槽112的宽度W2较大,第一层间介质层120无法在原本沟槽112所在位置中间形成空气隙,而是在沟槽112的上半部分以及其上方所在位置形成空气隙122,即空气隙122的位置高于沟槽112的位置,亦即空气隙122的位置高于空气隙121的位置。
由于这种位置较高的空气隙122的存在,在后续工艺过程中,氟离子或者研磨浆(slurry)等物质可能进入到空气隙122内,导致空气隙122的绝缘性能下降。更严重的是,由于空气隙122位置较高,如果互连线结构的厚度较小,则空气隙122到互连线结构上表面距离较小,而空气隙122中又含有空气,当空气隙122受热或者受压力影响时,空气隙122中的空气易向外膨胀,从而导致互连线结构出现气泡缺陷(bubble defect)等不良影响:即空气隙122会导致互连线结构上表面鼓起成气泡,或者直接导致互连线结构上表面胀裂,最终影响互连结构的性质。
为此,现有方法中,互连线结构的叠层结构厚度通常较大,具体的,第一层间介质层120的厚度通常需要在以上,并且,不能对第一层间介质层120进行平坦化,而是需要在第一层间介质层120上再形成一层厚度在以上的第二层间介质层(未示出),然后再对所述第二层间介质层进行平坦化。
此外,现有方法中,所述第二层间介质层在平坦化后剩余厚度较薄(小于),可能部分区域已经露出第一层间介质层,而第一层间介质层通常采用掺氟的硅玻璃(FSG)材料制作,其表面易吸收水分,不能暴露在外。因此,在形成第二层间介质层并进行平坦化之后,通常还需要在第二层间介质层上形成一层厚度为的保护层(cap layer)。
综上所述可知,现有互连线结构的形成方法制作工艺复杂,现有互连线结构叠层厚度大且质量不佳。更多关于互连线结构的形成方法请参考公开号为CN103077921A(公开日为2013年5月1日)的中国专利申请。
发明内容
本发明解决的问题是提供一种新的互连线结构及其形成方法,以提高互连线结构的质量,简化工艺,节省工艺成本。
为解决上述问题,本发明提供一种互连线结构的形成方法,包括:
提供半导体衬底;
在所述半导体衬底上形成多个分立的互连线,相邻所述互连线之间为沟槽;
形成第一层间介质层覆盖所述互连线,所述第一层间介质层部分填充所述沟槽直至形成开口;
形成第二层间介质层覆盖所述第一层间介质层,所述开口被所述第二层间介质层密封形成空气隙;
对所述第二层间介质层进行平坦化。
可选的,所述第二层间介质层的材料为未掺杂的硅玻璃、掺碳二氧化硅、芳香烃聚合物、氟化有机聚合物、聚酰胺环氧氯丙烷树脂或者二乙烯硅氧烷苯并环丁烯。
可选的,采用高密度等离子体化学气相沉积法形成所述第二层间介质层。
可选的,所述沟槽的宽度为0.5μm~10μm。
可选的,所述第一层间介质层的材料为掺氟的硅玻璃,采用等离子体增强化学气相沉积法形成所述第一层间介质层。
可选的,所述第二层间介质层的初始厚度为平坦化后所述第二层间介质层的剩余厚度为
为了解决上述问题,本发明还提供了一种互连线结构,包括:
半导体衬底;
位于所述半导体衬底上的多个分立的互连线;
位于所述互连线上的第一层间介质层;
位于所述第一层间介质层上的第二层间介质层;
还包括:位于所述第一层间介质层和所述第二层间介质层之间的空气隙。
可选的,所述第一层间介质层的材料为掺氟的硅玻璃,所述第二层间介质层的材料为未掺杂的硅玻璃、掺碳二氧化硅、芳香烃聚合物、氟化有机聚合物、聚酰胺环氧氯丙烷树脂或者二乙烯硅氧烷苯并环丁烯。
可选的,相邻所述互连线之间的距离为0.5μm~10μm。
可选的,所述空气隙到所述第二层间介质层上表面的距离为
与现有技术相比,本发明的技术方案具有以下优点:
本发明的技术方案中,首先提供半导体衬底,然后在所述半导体衬底上形成多个分立的互连线,相邻所述互连线之间为沟槽,之后形成第一层间介质层覆盖所述互连线,此时,所述第一层间介质层部分填充所述沟槽直至形成开口,此后形成第二层间介质层覆盖所述第一层间介质层,所述开口被所述第二层间介质层密封形成空气隙,最后对所述第二层间介质层进行平坦化。由于所述第一层间介质层填充所述沟槽时,仅进行部分填充形成开口,一方面,所述第一层间介质层的厚度可以较小,从而减小整个互连线结构的叠层厚度;另一方面,后续所述开口被第二层间介质层密封形成空气隙,因此,空气隙所在的位置较低,从而防止空气隙对互连线结构上表面造成气泡缺陷,提高了所形成的互连线结构的质量,并且所述形成方法工艺简单,工艺成本低。
进一步,所述第二层间介质层的材料为未掺杂的硅玻璃、掺碳二氧化硅、芳香烃聚合物、氟化有机聚合物、聚酰胺环氧氯丙烷树脂或者二乙烯硅氧烷苯并环丁烯。这些材料本身具有低吸水性质,因此第二层间介质层具有较好的防水能力,后续不需要在第二层间介质层上形成保护层,简化工艺步骤,同时减小互连线结构的叠层厚度。
进一步,采用高密度等离子体化学气相沉积法形成所述第二层间介质层,高密度等离子体化学气相沉积法形成的第二层间介质层具有较高的致密性,不仅提高第二层间介质层的防水和防(金属)扩散能力,并且可以减小第二层间介质层的厚度,再次减小互连线结构的叠层厚度。
附图说明
图1至图2是现有互连线结构的形成方法各步骤对应的剖面结构示意图;
图3至图6是本发明实施例互连线结构的形成方法各步骤对应的剖面结构示意图。
具体实施方式
由背景技术的描述可知,现有互连线结构的形成方法中,当第一层间介质层填充具有较大宽度(例如图1和图2中的宽度W2)的沟槽时,会形成(相对互连线结构上表面而言)位置较高的空气隙,为了防止空气隙对互连线结构上表面造成气泡缺陷,第一层间介质层的厚度通常较大,并且需要在第一层间介质层上形成厚度同样较大第二层间介质层,此外,在对第二层间介质层平坦化后,还需要在第二层间介质层上形成保护层,整个形成方法工艺复杂,工艺成本高,并且所形成的互连线结构质量欠佳,叠层厚度大。
为此,本发明提供一种新的互连线结构的形成方法,所述形成方法首先提供半导体衬底,然后在所述半导体衬底上形成多个分立的互连线,相邻所述互连线之间为沟槽,之后形成第一层间介质层覆盖所述互连线,此时,所述第一层间介质层部分填充所述沟槽直至形成开口,此后形成第二层间介质层覆盖所述第一层间介质层,所述开口被所述第二层间介质层密封形成空气隙,最后对所述第二层间介质层进行平坦化。由于所述第一层间介质层填充所述沟槽时,仅进行部分填充形成开口,一方面,所述第一层间介质层的厚度可以较小,从而减小整个互连线结构的叠层厚度;另一方面,后续所述开口被第二层间介质层密封形成空气隙,因此,空气隙所在的位置降低,防止空气隙对互连线结构上表面造成气泡缺陷,提高所形成的互连线结构的质量,并且所述方法工艺简单,工艺成本低。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供一种互连线结构的形成方法,请结合参考图3至图6。
请参考图3,提供半导体衬底200,并在半导体衬底200上形成多个分立的互连线,本实施例中,互连线为三层结构,分别为下层互连线211、中层互连线212和上层互连线213。相邻互连线之间为沟槽,图3中显示了具有宽度W3的沟槽214和具有宽度W4的沟槽215。
本实施例中,半导体衬底200的材料可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)或碳化硅(SiC),也可以是绝缘体上硅(SOI),绝缘体上锗(GOI),或者还可以为其它的材料,例如砷化镓等Ⅲ-Ⅴ族化合物。
本实施例中,半导体衬底200上可以形成有各类半导体器件,例如:NMOS晶体管、PMOS晶体管、二极管、电容或电感等,并且半导体器件之间可以具有隔离结构,而不同层的半导体之间可以具有层间介质层。
本实施例中,互连线可以为金属互连线,具体的,下层互连线211的材料可以为钛或者氮化钛,以作为扩散阻挡层,其厚度可以为中层互连线212的材料可以为铝、铜或钨,其作为互连线的主要结构起导电连接作用,中层互连线212的厚度可以为上层互连线213的材料可以为钛或者氮化钛,其同样作为扩散阻挡层,其厚度可以为
需要说明的是,在本发明的其它实施例中,互连线也可以为单层、两层或者四层以上结构。
本实施例中,可以采用两种方式形成上述分立的互连线及相应的沟槽。第一种方式为:在半导体衬底上形成金属层,在金属层上形成图形化的光刻胶层,并以图形化的光刻胶层为掩模刻蚀金属层,形成沟槽,沟槽两侧的金属层也就形成了互连线;第二种方式为:先在半导体衬底上形成介质层,图案化所述介质层形成凹槽,再采用物理气相沉积工艺或电镀工艺等方法沉积金属填充所述凹槽,并进行平坦化工艺,从而形成互连线,最后再去除互连线之间的介质层形成沟槽。
本实施例中,沟槽214的(平均)宽度W3小于0.5μm。由于沟槽214的宽度W3小于0.5μm,因此后续形成的低K介质层能够在填充沟槽214时,在沟槽214中间位置形成空气隙。
本实施例中,沟槽215的(平均)宽度W4的大小为0.5μm~10μm,并且沟槽215的深宽比为1:1~1:20。由于沟槽215的宽度W4较大(为0.5μm~10μm),因此后续形成的低K介质层很难在填充沟槽215时,在沟槽215中间位置形成空气隙,而是会出现下述两种情况:当低K介质层较厚时,低K介质层会在填充沟槽215时形成空气隙,此空气隙的位置会处于沟槽215上部分及沟槽215的上方;当低K介质层较薄时,低K介质层会在填充沟槽215时形成开口,此开口的位置会处于沟槽215上部分。本实施例后续部分将对此作进一步说明。
请参考图4,形成第一层间介质层220覆盖互连线(包括下层互连线211、中层互连线212和上层互连线213),并且,一方面,第一层间介质层220部分填充图3所示沟槽214直至形成空气隙221;另一方面,第一层间介质层220部分填充图3所示沟槽215直至形成开口222。
本实施例中,当互连线为金属互连线时,第一层间介质层220为金属间介质层(Inter-Metal Dielectric,IMD),并且第一层间介质层220(K值小于3.9)为低K介质层。
本实施例中,第一层间介质层220的材料可以为掺氟的硅玻璃,氟是强负电性的,能有效地减少二氧化硅中电子和离子的极化,将二氧化硅的K值从4.2降至3.6,从而提高第一层间介质层220的绝缘性能,使第一层间介质层220发挥低K介质层的作用。
本实施例中,采用等离子体增强化学气相沉积法形成第一层间介质层220。等离子体增强化学气相沉积法形成的第一层间介质层220附着力强,因此第一层间介质层220会依附在沟槽内壁生长,从而有利于各空气隙的形成,而空气隙的形成能够进一步降低第一层间介质层220的K值。
本实施例中,第一层间介质层220上表面高出互连线具体可以为而现有方法中,对应的低K介质层厚度通常高出互连线以上,因此,本实施例可以减小第一层间介质层220的厚度,节省工艺时间和工艺原料等。
本实施例中,对于图3所示沟槽214,其宽度W3小于0.5μm,因而本实施例所形成的第一层间介质层220能够在覆盖互连线的同时,填充沟槽214形成空气隙221。研究证明,无空气隙的介质层介电常数不会小于2.0。空气的K值是1.0,如果介质层形成有空气隙,则其介电常数可以达到2.0以下。由于互连线之间的第一层间介质层220中形成有空气隙221,因此,第一层间介质层220的介电常数可以达到2.0以下。此外,空气隙221位于沟槽214所在位置中间,即空气隙221的所在位置高度不会高于沟槽214。由此可知,第一层间介质层220能够有效地减少空气隙221两侧互连线之间的电容,降低信号传输RC延迟。
本实施例中,对于图3所示沟槽215,其宽度W4的大小在0.5μm~10μm,并且,本实施例特别设置第一层间介质层220厚度较小(第一层间介质层220上表面高出互连线)。因此,在第一层间介质层220覆盖互连线的同时,仅能够部分填充沟槽215形成开口222。
进一步分析可知,形成开口222是因为:沟槽215的宽度W4在0.5μm~10μm之间时,第一层间介质层220先形成在沟槽215的底部的侧壁,并逐渐向沟槽215的中上部聚拢。如果第一层间介质层220足够厚,则会在沟槽215所在位置上部分及沟槽215上方所在位置形成空气隙(如图2中空气隙122所示)。但是,本实施例通过减小第一层间介质层220的厚度,从而仅形成开口222。
由于第一层间介质层220厚度较小,因而开口222的位置不会很高,从而防止最终密封开口222后形成的空气隙位置太高。需要说明的是,本实施例中,空气隙位置的高低是指空气隙离互连线结构上表面距离的大小,此距离越小,位置越高,反之,此距离越大,位置越低。
本实施例中,图中虽然未显示,但是,对于宽度在10μm以上沟槽而言,由于沟槽的宽度较大,因此在形成第一层间介质层220时,通常既不会形成空气隙,也不会形成开口。
请参考图5,形成第二层间介质层230覆盖第一层间介质层220,并且,开口222被第二层间介质层230密封形成空气隙223。
本实施例中,由于空气隙223由第二层间介质层230密封开口222形成,因此,空气隙223位于第一层间介质层220和第二层间介质层230之间,故而,空气隙223所在位置不会高出空气隙221所在位置太多。由此可知,本实施例所提供的互连线结构中,所有的空气隙的高度位置相差较小,即所述空气隙到互连线结构上表面的距离较为均一,各空气隙较不易对互连线结构上表面造成气泡缺陷,提高了互连线结构的质量。
本实施例中,第二层间介质层230的初始形成厚度可以为具体可以为 第二层间介质层230的初始形成厚度较大有助于密封开口222形成空气隙223,并加强对空气隙223的保护作用,防止其它物质进入空气隙223,但是如果第二层间介质层230的初始形成厚度太大,则不利于缩短工艺时间和节省工艺原料。
本实施例中,第二层间介质层230的材料可以为未掺杂的硅玻璃(USG)、掺碳二氧化硅、芳香烃聚合物、氟化有机聚合物(例如,SiLK,Dow chemical Co.,Midland,Michigan的商标)、聚酰胺环氧氯丙烷树脂(polyamide epichiorobydrin resin)或者二乙烯硅氧烷苯并环丁烯等。这些材料具有较好的防水能力,因此,后续不需要在第二层间介质层230上形成保护层,简化工艺步骤,并同时减小互连线结构的叠层厚度。
本实施例中,可以采用高密度等离子体化学气相沉积法形成第二层间介质层230。采用高密度等离子体化学气相沉积法形成的第二层间介质层230具有更高的致密性,不仅提高第二层间介质层230的防水和防(金属)扩散能力,并且,可以减小第二层间介质层230的厚度,从而再次减小互连线结构的叠层厚度。
请参考图6,对第二层间介质层230进行平坦化。
本实施例中,可以采用化学机械研磨法(CMP)对第二层间介质层230加以平坦化,提升第二层间介质层230表面的平坦度。
本实施例中,可平坦化至第二层间介质层230的剩余厚度为即图6中,平坦化后第二层间介质层230的厚度T4(亦即空气隙223到第二层间介质层230上表面的距离)为具体的,厚度T4可以为并且,正如前面所述,在平坦化之后,由于第二层间介质层230具有较好的防水能力,因此不必再在其上面形成保护层,简化工艺步骤,减小了互连线结构的叠层厚度。
本实施例所提供的互连线结构的形成方法中,首先提供半导体衬底200,然后在半导体衬底200上形成多个分立的互连线,相邻互连线之间为沟槽215,之后形成第一层间介质层220覆盖互连线,此时,第一层间介质层220部分填充沟槽215直至形成开口222,此后形成第二层间介质层230覆盖第一层间介质层220,开口222被第二层间介质层230密封形成空气隙223,最后对第二层间介质层230进行平坦化。由于在第一层间介质层220填充沟槽215时,仅进行部分填充形成开口222,一方面,第一层间介质层220的厚度可以较小,从而减小整个互连线结构的叠层厚度,另一方面,后续开口222被第二层间介质层230密封形成空气隙223,因此,空气隙223所在的位置降低,防止空气隙223对互连线结构上表面造成气泡缺陷,提高了所形成的互连线结构的质量,并且方法工艺简单,工艺成本低。
本发明实施例还提供了一种互连线结构,所述互连线结构可以由上述实施例所提供的形成方法形成,因此,本实施例所提供的互连线结构可参考图6及上述实施例相应内容。
本实施例所提供的互连线结构包括半导体衬底200,位于半导体衬底200上的多个分立的互连线(包括下层互连线211、中层互连线212和上层互连线213),位于互连线上的第一层间介质层220,位于第一层间介质层220上的第二层间介质层230。所述互连线结构还包括位于第一层间介质层220内且位于相邻互连线之间的空气隙221。此外,所述互连线结构还包括位于第一层间介质层220和第二层间介质层230之间的空气隙223。
本实施例中,由于空气隙223位于第一层间介质层220和第二层间介质层230之间,因此,空气隙223所在位置不会高出空气隙221所在位置太多,由此可知,本实施例所提供的互连线结构中,所有的空气隙的高度位置相差较小,即所述空气隙到互连线结构上表面的距离较为均一,各空气隙较不易对互连线结构上表面造成气泡缺陷,提高了互连线结构的质量。
本实施例中,空气隙223两侧相邻互连线之间的距离为0.5μm~10μm,即图6所示宽度W4为0.5μm~10μm。正因为相邻互连线之间的距离为0.5μm~10μm,并通过本实施例所提供的形成方法,空气隙223才会出现在第一层间介质层220和第二层间介质层230之间,从而提高了互连线结构的质量,并减小互连线结构的叠层厚度。
本实施例中,第一层间介质层220上表面高出互连线由于第一层间介质层220厚度较小(高出互连线),因此,在形成第一层间介质层220的过程中,才能够控制后续形成的空气隙223位置不至于太高。现有互连线结构中,对应的低K介质层厚度通常高出互连线以上,因此,本实施例的互连线结构的叠层厚度较小,节省工艺时间和工艺原料等。
本实施例中,空气隙223到第二层间介质层230上表面的距离可以为即图6中,平坦化后第二层间介质层230的厚度T4为
本实施例中,第一层间介质层220的材料可以为掺氟的硅玻璃,掺氟的硅玻璃的K值较低,并且较容易在填充沟槽时形成空气隙。第二层间介质层230的材料可以为未掺杂的硅玻璃、掺碳二氧化硅、芳香烃聚合物、氟化有机聚合物、聚酰胺环氧氯丙烷树脂或者二乙烯硅氧烷苯并环丁烯。
本实施例中,当第二层间介质层230采用未掺杂的硅玻璃时,可以进一步采取高密度等离子体化学气相沉积方法形成,并且通过此方法形成的第二层间介质层230结构紧密,不必再在其上方的形成保护层。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (4)

1.一种互连线结构的形成方法,其特征在于,包括:
提供半导体衬底;
在所述半导体衬底上形成多个分立的互连线,相邻所述互连线之间为沟槽;
形成第一层间介质层覆盖所述互连线,所述第一层间介质层部分填充所述沟槽直至形成开口;
形成第二层间介质层覆盖所述第一层间介质层,所述开口被所述第二层间介质层密封形成空气隙;
对所述第二层间介质层进行平坦化;
所述沟槽的宽度为0.5μm~10μm;
所述第一层间介质层上表面高出所述互连线
所述第二层间介质层的初始厚度为平坦化后所述第二层间介质层的剩余厚度为
2.如权利要求1所述的互连线结构的形成方法,其特征在于,所述第二层间介质层的材料为未掺杂的硅玻璃、掺碳二氧化硅、芳香烃聚合物、氟化有机聚合物、聚酰胺环氧氯丙烷树脂或者二乙烯硅氧烷苯并环丁烯。
3.如权利要求2所述的互连线结构的形成方法,其特征在于,采用高密度等离子体化学气相沉积法形成所述第二层间介质层。
4.如权利要求1所述的互连线结构的形成方法,其特征在于,所述第一层间介质层的材料为掺氟的硅玻璃,采用等离子体增强化学气相沉积法形成所述第一层间介质层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106340504B (zh) * 2015-07-07 2019-03-15 旺宏电子股份有限公司 半导体元件
CN107527913B (zh) * 2016-06-20 2020-04-07 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN107437529A (zh) * 2017-09-05 2017-12-05 睿力集成电路有限公司 一种半导体结构及其制造方法
CN110148583B (zh) * 2019-05-14 2021-06-18 上海华虹宏力半导体制造有限公司 形成金属互连结构的方法
CN110970379B (zh) * 2019-12-06 2022-07-12 中国科学院微电子研究所 金属化叠层及其制造方法及包括金属化叠层的电子设备
CN110993583A (zh) * 2019-12-06 2020-04-10 中国科学院微电子研究所 金属化叠层及其制造方法及包括金属化叠层的电子设备
CN116454061A (zh) * 2022-01-07 2023-07-18 长鑫存储技术有限公司 一种半导体结构以及版图

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291030B1 (en) * 1999-12-21 2001-09-18 Promos Technologies, Inc. Method for reducing capacitance in metal lines using air gaps
US6303464B1 (en) * 1996-12-30 2001-10-16 Intel Corporation Method and structure for reducing interconnect system capacitance through enclosed voids in a dielectric layer
TW200917418A (en) * 2007-10-01 2009-04-16 United Microelectronics Corp Interconnect structure and fabricating method of the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287979B1 (en) * 2000-04-17 2001-09-11 Chartered Semiconductor Manufacturing Ltd. Method for forming an air gap as low dielectric constant material using buckminsterfullerene as a porogen in an air bridge or a sacrificial layer
US6881668B2 (en) * 2003-09-05 2005-04-19 Mosel Vitel, Inc. Control of air gap position in a dielectric layer
US8058138B2 (en) * 2008-07-17 2011-11-15 Micron Technology, Inc. Gap processing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303464B1 (en) * 1996-12-30 2001-10-16 Intel Corporation Method and structure for reducing interconnect system capacitance through enclosed voids in a dielectric layer
US6291030B1 (en) * 1999-12-21 2001-09-18 Promos Technologies, Inc. Method for reducing capacitance in metal lines using air gaps
TW200917418A (en) * 2007-10-01 2009-04-16 United Microelectronics Corp Interconnect structure and fabricating method of the same

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