CN103855074B - 一种半导体器件的制造方法 - Google Patents

一种半导体器件的制造方法 Download PDF

Info

Publication number
CN103855074B
CN103855074B CN201210513750.XA CN201210513750A CN103855074B CN 103855074 B CN103855074 B CN 103855074B CN 201210513750 A CN201210513750 A CN 201210513750A CN 103855074 B CN103855074 B CN 103855074B
Authority
CN
China
Prior art keywords
side wall
gate structure
wall construction
layer
dummy gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210513750.XA
Other languages
English (en)
Other versions
CN103855074A (zh
Inventor
王新鹏
周俊卿
王冬江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201210513750.XA priority Critical patent/CN103855074B/zh
Publication of CN103855074A publication Critical patent/CN103855074A/zh
Application granted granted Critical
Publication of CN103855074B publication Critical patent/CN103855074B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种半导体器件的制造方法，包括：提供形成有虚拟栅极结构的半导体衬底，所述虚拟栅极结构的两侧形成有侧壁结构，其两侧的源/漏区上形成有自对准金属硅化物；回蚀刻所述侧壁结构；对所述侧壁结构进行表面处理，以在所述侧壁结构的表面形成保护层；依次形成接触孔蚀刻停止层和层间介电层，以覆盖所述虚拟栅极结构；执行研磨过程以露出所述虚拟栅极结构的顶部；去除所述虚拟栅极结构中的牺牲栅电极层，形成金属栅极结构；再次形成另一层间介电层，以覆盖所述金属栅极结构；形成接触孔。根据本发明，在形成共享接触孔时，对接触孔蚀刻停止层的蚀刻不会破坏所述侧壁结构，因而其下方的衬底不会被蚀刻，从而避免由此引发的漏电现象。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种形成共享接触孔(share contact)的方法。
背景技术
在半导体器件制造过程中，共享接触孔的形成是必不可少的步骤。
现有技术形成共享接触孔通常包括以下步骤：首先，如图1A所示，提供半导体衬底100，所述半导体衬底100中形成有浅沟槽隔离(STI)结构101，所述浅沟槽隔离结构101将所述半导体衬底100分为NMOS区和PMOS区。在所述NMOS区和所述PMOS区分别形成有虚拟栅极结构102，所述虚拟栅极结构102的两侧形成有侧壁结构103，所述侧壁结构103由氮化物构成，优选氮化硅。所述PMOS区的源/漏区形成有嵌入式锗硅层104，在所述嵌入式锗硅层104以及所述NMOS区的源/漏区上形成有自对准金属硅化物105；接着，如图1B所示，采用湿法蚀刻工艺去除所述侧壁结构103，接下来，在所述半导体衬底100上依次形成接触孔蚀刻停止层106和层间介电层107，以覆盖所述虚拟栅极结构102，然后，执行研磨过程以露出所述虚拟栅极结构102的顶部；接着，如图1C所示，去除所述虚拟栅极结构102中的牺牲栅电极层，在留下的栅沟槽中填充金属栅极以形成金属栅极结构108；接着，如图1D所示，在所述半导体衬底100上再次形成所述层间介电层107，以覆盖所述金属栅极结构108，接下来，执行接触孔光刻和蚀刻过程，以在所述层间介电层107中形成共享接触孔110和接触孔109，然后，蚀刻暴露出来的接触孔蚀刻停止层106，以实现同下方的自对准金属硅化物105和金属栅极结构108中的金属栅极的连通。
由于先前形成的接触孔蚀刻停止层106的高度与所述金属栅极结构108的高度等同，因此，接触孔蚀刻过程中的过蚀刻会暴露所述金属栅极结构108和所述自对准金属硅化物105之间的衬底111，并对所述衬底111造成损伤，由此所导致的衬底材料的损失将会引发严重的漏电现象，使器件的性能下降。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底上形成有虚拟栅极结构，所述虚拟栅极结构的两侧形成有侧壁结构，所述虚拟栅极结构两侧的源/漏区上形成有自对准金属硅化物；回蚀刻所述侧壁结构；对经过所述回蚀刻的侧壁结构进行表面处理，以在所述侧壁结构的表面形成保护层；在所述半导体衬底上依次形成接触孔蚀刻停止层和层间介电层，以覆盖所述虚拟栅极结构；执行研磨过程以露出所述虚拟栅极结构的顶部；去除所述虚拟栅极结构中的牺牲栅电极层，形成金属栅极结构；再次形成另一层间介电层，以覆盖所述金属栅极结构，并研磨所述另一层间介电层以使其表面平整；形成接触孔。
进一步，所述侧壁结构的材料为氮化硅。
进一步，采用干法蚀刻工艺实施所述回蚀刻。
进一步，所述回蚀刻的工艺条件包括：压力1-10mTorr，源功率100-800W，偏置功率100-600W，气体CH3F的流量为60-150sccm，CH3F与O2的气体流量比为0.8-1.2。
进一步，所述回蚀刻结束之后，所述侧壁结构的宽度为原来尺寸的1/2-3/4，所述侧壁结构的高度为原来尺寸的1/4-1/2。
进一步，采用化学气相沉积工艺实施所述表面处理。
进一步，所述表面处理的工艺条件包括：源气体为四甲基硅烷，温度为300-350℃。
进一步，在所述表面处理之后，还包括在氢气的环境下对形成有所述保护层的侧壁结构实施另一表面处理的步骤，以使所述侧壁结构具有应力特性。
进一步，所述应力为拉应力或压应力。
进一步，所述虚拟栅极结构包括自下而上依次层叠的界面层、高k介电层、覆盖层和牺牲栅电极层。
进一步，所述金属栅极结构包括自下而上依次层叠的功函数金属层、阻挡层、浸润层和填充金属层。
根据本发明，在形成共享接触孔时，对所述接触孔蚀刻停止层的蚀刻不会破坏所述侧壁结构，因而所述侧壁结构下方的衬底不会被蚀刻，从而避免由此引发的漏电现象。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1D为现有技术形成共享接触孔的各步骤的示意性剖面图；
图2A-图2F为本发明提出的形成共享接触孔的方法的各步骤的示意性剖面图；
图3为本发明提出的形成共享接触孔的方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成共享接触孔的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
下面，参照图2A-图2F和图3来描述本发明提出的形成共享接触孔的方法的详细步骤。
参照图2A-图2F，其中示出了本发明提出的形成共享接触孔的方法的各步骤的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，所述半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，所述半导体衬底200选用单晶硅材料构成。在所述半导体衬底200中形成有隔离结构201，本实施例中，所述隔离结构201为浅沟槽隔离(STI)结构，所述隔离结构201将所述半导体衬底200分为NMOS区和PMOS区。所述半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在所述半导体衬底200上形成有虚拟栅极结构202，作为一个示例，所述虚拟栅极结构202可包括自下而上依次层叠的界面层、高k介电层、覆盖层(capping layer)和牺牲栅电极层。所述界面层的材料可包括硅氧化物(SiOx)。所述高k介电层的材料可包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆和氧化铝。所述覆盖层的材料可包括氮化钛和氮化钽。所述牺牲栅电极层的材料可包括多晶硅。
此外，作为示例，在所述虚拟栅极结构202的两侧形成有侧壁结构203，在本实施例中，所述侧壁结构203由氮化硅构成。所述PMOS区的源/漏区形成有嵌入式锗硅层204，在所述嵌入式锗硅层204以及所述NMOS区的源/漏区上形成有自对准金属硅化物205。
接着，如图2B所示，回蚀刻所述侧壁结构203。在本实施例中，采用干法蚀刻工艺实施所述回蚀刻，其工艺条件如下：压力1-10mTorr，源功率100-800W，偏置功率100-600W，气体CH3F的流量为60-150sccm，气体流量比(CH3F：O2)为0.8-1.2。所述回蚀刻结束之后，所述侧壁结构203的宽度为原来尺寸的1/2-3/4，所述侧壁结构203的高度为原来尺寸的1/4-1/2。
接着，如图2C所示，对经过回蚀刻的侧壁结构203进行表面处理，以在所述经过回蚀刻的侧壁结构203的表面形成保护层206。在本实施例中，采用化学气相沉积工艺实施所述表面处理，其工艺条件如下：源气体为四甲基硅烷(4MS)，温度为300-350℃。所述四甲基硅烷中的碳原子和硅原子聚合在所述侧壁结构203的表面构成所述保护层206，由于在后续实施的接触孔蚀刻过程中，所述保护层206的被蚀刻速率较低，因而，所述保护层206下方的侧壁结构203不会被蚀刻。
接下来，在氢气的环境下，对形成有所述保护层206的侧壁结构203实施另一表面处理，以使所述侧壁结构203具有应力特性，根据不同的工艺条件，所述应力为拉应力或压应力。
接着，如图2D所示，在所述半导体衬底200上依次形成接触孔蚀刻停止层207和层间介电层208，以覆盖所述虚拟栅极结构202。形成所述接触孔蚀刻停止层207和所述层间介电层208可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺。所述接触孔蚀刻停止层207的材料优选氮化硅，所述层间介电层208的材料优选氧化硅。然后，执行研磨过程以露出所述虚拟栅极结构202的顶部，实施所述研磨过程可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学机械研磨工艺。
接着，如图2E所示，去除所述虚拟栅极结构202中的牺牲栅电极层，在遗留的栅沟槽中形成金属栅极结构209。作为示例，所述金属栅极结构209包括自下而上依次层叠的功函数金属层、阻挡层、浸润层和填充金属层，其中，所述功函数金属层可包括一层或多层金属，其构成材料包括氮化钛、钛铝合金和氮化钨；所述阻挡层的材料包括氮化钽和氮化钛；所述浸润层的材料包括钛或钛铝合金；所述填充金属层的材料包括钨或铝。形成所述金属栅极结构209的工艺过程为本领域技术人员所熟习，例如，采用原子层沉积工艺或物理气相沉积工艺形成所述功函数金属层、所述阻挡层和所述浸润层，采用化学气相沉积工艺或物理气相沉积工艺形成所述金属栅极材料层。
接着，如图2F所示，再次形成所述层间介电层208，以覆盖所述金属栅极结构209，然后，研磨所述层间介电层208，以使其表面平整。
接下来，形成接触孔211(包含共享接触孔210)，其形成过程包括以下步骤：在所述层间介电层208上依次形成非晶碳层(APF)、介电质抗反射层(DARC)和具有用于蚀刻接触孔(包含共享接触孔)的图形的光刻胶层；以所述光刻胶层为掩膜，执行干法蚀刻工艺蚀刻所述层间介电层208，所述蚀刻过程终止于所述接触孔蚀刻停止层207；采用灰化工艺去除所述光刻胶层；执行另一干法蚀刻工艺，以去除所述暴露出来的接触孔蚀刻停止层207；去除所述非晶碳层和所述介电质抗反射层。
至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。根据本发明，在形成共享接触孔时，对所述接触孔蚀刻停止层的蚀刻不会破坏所述侧壁结构，其宽度和高度等于或接近所述表面处理后的宽度和高度，因而所述侧壁结构下方的衬底不会被蚀刻，从而避免由此引发的漏电现象。
参照图3，其中示出了本发明提出的形成共享接触孔的方法的流程图，用于简要示出整个制造工艺的流程。
在步骤301中，提供半导体衬底，所述半导体衬底上形成有虚拟栅极结构，所述虚拟栅极结构的两侧形成有侧壁结构，所述虚拟栅极结构两侧的源/漏区上形成有自对准金属硅化物；
在步骤302中，回蚀刻所述侧壁结构；
在步骤303中，对经过所述回蚀刻的侧壁结构进行表面处理，以在所述侧壁结构的表面形成保护层；
在步骤304中，在所述半导体衬底上依次形成接触孔蚀刻停止层和层间介电层，以覆盖所述虚拟栅极结构；
在步骤305中，执行研磨过程以露出所述虚拟栅极结构的顶部；
在步骤306中，去除所述虚拟栅极结构中的牺牲栅电极层，形成金属栅极结构；
在步骤307中，再次形成另一层间介电层，以覆盖所述金属栅极结构，并研磨所述另一层间介电层以使其表面平整；
在步骤308中，形成接触孔。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件的制造方法，包括：
提供半导体衬底，所述半导体衬底上形成有虚拟栅极结构，所述虚拟栅极结构的两侧形成有侧壁结构，所述虚拟栅极结构两侧的源/漏区上形成有自对准金属硅化物；
回蚀刻所述侧壁结构；
对经过所述回蚀刻的侧壁结构进行表面处理，以在所述侧壁结构的表面形成保护层；
在所述半导体衬底上依次形成接触孔蚀刻停止层和层间介电层，以覆盖所述虚拟栅极结构；
执行研磨过程以露出所述虚拟栅极结构的顶部；
去除所述虚拟栅极结构中的牺牲栅电极层，形成金属栅极结构；
再次形成另一层间介电层，以覆盖所述金属栅极结构，并研磨所述另一层间介电层以使其表面平整；
形成接触孔，其中，所述接触孔包含共享接触孔。
2.根据权利要求1所述的方法，其特征在于，所述侧壁结构的材料为氮化硅。
3.根据权利要求1所述的方法，其特征在于，采用干法蚀刻工艺实施所述回蚀刻。
4.根据权利要求3所述的方法，其特征在于，所述回蚀刻的工艺条件包括：压力1-10mTorr，源功率100-800W，偏置功率100-600W，气体CH3F的流量为60-150sccm，CH3F与O2的气体流量比为0.8-1.2。
5.根据权利要求3所述的方法，其特征在于，所述回蚀刻结束之后，所述侧壁结构的宽度为原来尺寸的1/2-3/4，所述侧壁结构的高度为原来尺寸的1/4-1/2。
6.根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺实施所述表面处理。
7.根据权利要求6所述的方法，其特征在于，所述表面处理的工艺条件包括：源气体为四甲基硅烷，温度为300-350℃。
8.根据权利要求1所述的方法，其特征在于，在所述表面处理之后，还包括在氢气的环境下对形成有所述保护层的侧壁结构实施另一表面处理的步骤，以使所述侧壁结构具有应力特性。
9.根据权利要求8所述的方法，其特征在于，所述应力为拉应力或压应力。
10.根据权利要求1所述的方法，其特征在于，所述虚拟栅极结构包括自下而上依次层叠的界面层、高k介电层、覆盖层和牺牲栅电极层。
11.根据权利要求1所述的方法，其特征在于，所述金属栅极结构包括自下而上依次层叠的功函数金属层、阻挡层、浸润层和填充金属层。
CN201210513750.XA 2012-12-04 2012-12-04 一种半导体器件的制造方法 Active CN103855074B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210513750.XA CN103855074B (zh) 2012-12-04 2012-12-04 一种半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210513750.XA CN103855074B (zh) 2012-12-04 2012-12-04 一种半导体器件的制造方法

Publications (2)

Publication Number Publication Date
CN103855074A CN103855074A (zh) 2014-06-11
CN103855074B true CN103855074B (zh) 2016-09-21

Family

ID=50862561

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210513750.XA Active CN103855074B (zh) 2012-12-04 2012-12-04 一种半导体器件的制造方法

Country Status (1)

Country Link
CN (1) CN103855074B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105870050B (zh) * 2015-01-19 2019-04-26 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN107240573B (zh) * 2016-03-28 2020-06-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
CN107437548B (zh) * 2016-05-26 2020-03-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN109309048B (zh) * 2017-07-26 2021-08-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102468175A (zh) * 2010-11-18 2012-05-23 中芯国际集成电路制造(上海)有限公司 晶体管的制作方法
CN102543857A (zh) * 2012-02-28 2012-07-04 上海华力微电子有限公司 Sram共享接触孔的形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070210339A1 (en) * 2006-03-09 2007-09-13 Geethakrishnan Narasimhan Shared contact structures for integrated circuits
KR20120057818A (ko) * 2010-11-29 2012-06-07 삼성전자주식회사 반도체 장치 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102468175A (zh) * 2010-11-18 2012-05-23 中芯国际集成电路制造(上海)有限公司 晶体管的制作方法
CN102543857A (zh) * 2012-02-28 2012-07-04 上海华力微电子有限公司 Sram共享接触孔的形成方法

Also Published As

Publication number Publication date
CN103855074A (zh) 2014-06-11

Similar Documents

Publication Publication Date Title
TWI524465B (zh) 用於淺渠溝隔離（sti）區域之氮化矽硬停囊封層
JP2009302545A5 (zh)
CN105336609B (zh) 一种FinFET器件及其制造方法、电子装置
TWI463662B (zh) Ｐ型場效電晶體的應變結構
CN103390644A (zh) 半导体器件及其制造方法
CN103855074B (zh) 一种半导体器件的制造方法
CN107293545A (zh) 半导体存储器件及其制造方法
CN103489822B (zh) 一种半导体器件的制造方法
CN102956542B (zh) 一种半导体器件的制造方法
CN104282614B (zh) 一种形成浅沟槽隔离结构的方法
CN103151264B (zh) 一种半导体器件的制造方法
CN104425350B (zh) 一种半导体器件及其制造方法
CN104124145B (zh) 一种半导体器件的制造方法
CN104124156B (zh) 一种半导体器件的制造方法
CN105097517B (zh) 一种FinFET器件及其制造方法、电子装置
CN103151249A (zh) 一种半导体器件的制造方法
CN103681333B (zh) 一种半导体器件的制造方法
CN103794479B (zh) 一种半导体器件的制造方法
CN109427808A (zh) 半导体存储元件及其制造方法
CN104037073B (zh) 一种半导体器件的制造方法
CN104217951B (zh) 一种半导体器件及其制造方法
CN103779211A (zh) 一种半导体器件的制造方法
CN102956456A (zh) 一种半导体器件的制造方法
CN103151250B (zh) 一种半导体器件的制造方法
CN103681467B (zh) 一种半导体器件的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant