CN103827766A

CN103827766A - 改进集成电压调节器的设备和方法

Info

Publication number: CN103827766A
Application number: CN201180073776.0A
Authority: CN
Inventors: K.平森; C.L.佩里
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2011-09-30
Filing date: 2011-09-30
Publication date: 2014-05-28
Anticipated expiration: 2031-09-30
Also published as: EP2761384A4; US20210318706A1; WO2013048475A1; EP2761384A1; CN103827766B

Abstract

一种电阻器电容器阻尼去耦电路或网络在集成电路片上***（SOC）中的电路上被提供，以迅速地抑制由输入电压导致的电压振铃。所述电压振铃是由输入电压导致的寄生电感和电容的结果。

Description

改进集成电压调节器的设备和方法

背景技术

片上***或SOC在单个集成电路管芯上可以包括多个离散器件和电路。所述器件和电路可以由晶体管和其他离散组件构成。随着SOC的发展，它们在尺寸上变得更小，并且包括更多的器件和电路。SOC可以并入较新的32纳米及更小（即，32 nm）的晶体管门，以及传统的180纳米（180 nm）的晶体管门。

SOC典型地依赖于外部电源并且可以包括开关电压调节器，用以把适合的电压提供到各种电路。由于开关电压调节器的性质，所以电流脉冲被从输入电源或线内（line in）引起。电流脉冲流经不希望有的寄生电感。输入电源进一步包含固有电容。所述电容和寄生电感可以形成谐振电路，该谐振电路被开关调节器引起的电流脉冲激励，这在谐振电路的固有频率处导致振铃（ringing）。所述振铃又可以导致高波峰电压。所述高波峰电压可以超出晶体管的电气过载（electrical overstress-EOS）限值并且降低电路的可靠性。

致力于解决寄生电感的问题的典型方案可以包括更高额定电压晶体管的使用；然而，这对于32 nm技术而言可能是不可能的。使用层叠式较低电压晶体管的更复杂电路设计可以以更大的成本被实现。这样的方法涉及较昂贵的设计并且使用更多的管芯面积。大的去耦电容器可以被用于减小电压过载的幅度；然而，这也会使用更多的管芯面积。在SOC的设计中，更多管芯面积的使用本身就是昂贵的。

附图说明

详细的说明被参考附图而描述。在附图中，附图标记的最左边的数字表示附图标记首先出现的附图。相同的附图标记被贯穿整个附图使用，以指代相似的特征和组件。

图1是图示了具有实现电阻器电容器阻尼网络以抑制电压振铃的片上***（SOC）的示例性设备的示图。

图2是图示了实现电阻器电容器阻尼网络以抑制电压振铃的示例性片上***（SOC）的示图。

图3是图示了实现电阻器电容器阻尼网络的示例性片上***（SOC）中振铃的减小的示图。

图4是图示了用于振铃的减小从而改进集成电压调节器的示例性方法的流程图。

具体实施方式

概述

电阻器电容器阻尼去耦电路或网络被包括在集成电路片上***（SOC）中，以迅速地抑制由输入电压导致的电压振铃。电压过载（以及特别地，电压过载的时间）被最小化，以便改进SOC的器件/组件的可靠性。

在接下来的详细描述中，众多特定的细节被阐述，以便提供对发明的彻底理解。然而，将被本领域的技术人员理解的是：本发明可以在不具有这些特定细节的情形下被实施。在其他的实例中，众所周知的方法、过程、组件和电路未被以细节的方式描述，以便不混淆本发明。

示例性设备

图1示出了具有实现电阻器电容器阻尼网络以抑制电压振铃的片上***（SOC）的示例性设备100。设备100包括各种电子设备，诸如，智能电话、计算设备、智能电视等。可以理解的是：任何实现SOC和集成电路的设备均可以应用到设备100。

设备100包括由电源/电池102表示的一个或多个电源。电源/电池102可以提供初始电压（例如，12.0伏特（v））。在某种实现方式中，电源/电池102位于设备100的外部。电源/电池102在线路104上提供电压（例如，12.0 v）。

在某种实现方式中，线路104把电压提供到一个或多个外部电压调节器106。所述电压调节器106把所接收的电压转换成各自SOC 108的期望电压。例如，外部电压调节器106-1把3.3 v输入提供到SOC 108-1，并且外部电压调节器106-N把5.0 v输入提供到SOC 108-N。SOC 108可以支持和提供用于不同技术（诸如， 32 nm晶体管门技术以及较老的传统技术（诸如，180 nm晶体管门技术））的不同的电压。此外，不同的电压可以为不同的接口（诸如，通用串行总线（USB）接口）提供。在这个示例中，外部电压调节器106-1在到SOC 108-1的线路110-1上提供3.3 v输入，并且外部电压调节器106-N在到SOC 108-N的线路110-N上提供5.0 v输入。

可以预期的是：寄生电感可能会沿着从外部电压调节器106到SOC 108的输入线路110出现。寄生电感典型地在集成电路（IC）或SOC 108的外面；然而，在IC或SOC 108中也可能有一些寄生电感。随同缘自输入电压的固有电容一起还可能产生在SOC 108中导致电气过载的振铃。因此，电阻器电容器阻尼网络沿着来自外部功率输入（例如，外部电压调节器106）的输入线路（例如，线路110和112）被引入。如下面所讨论的，电阻器电容器阻尼网络被集成在SOC 108中。通过把集成电压调节器112集成为SOC 108的一部分，到SOC的附加的干线（rail）或输入/输出被避免。

在这个示例中，SOC 108-1包括一个或多个集成电压调节器112。在这个示例中，集成电压调节器112-1沿着线路114-1提供1.0 v的输入电压，并且集成电压调节器112-N沿着线路114-N提供1.8 v的输入电压。对于32 nm晶体管门技术，输入电压典型地是1.0 v。对于较老的180 nm晶体管门技术，输入电压典型地是1.8 v。因此，在这个示例中，集成电压调节器112-1支持实现32 nm晶体管门技术的电路块116-1。换言之，电路块116-1实现了具有32 nm及更低的门的晶体管。在这个示例中，集成电压调节器112-N支持实现180 nm晶体管门技术的电路块116-N。电路块116-N实现了具有180nm的门的晶体管。

示例性片上***

图2是实现电阻器电容器阻尼网络以抑制电压振铃的示例性片上***（SOC）108。线内电压（line in voltage）200把输入电压提供到SOC 108。线内电压200可以是上述讨论的外部电压调节器106，或另一个输入电压。

固有寄生电感200在SOC 108的外面被生成；然而，如讨论的，一些寄生电感可能存在于SOC 108之内。此外，固有电容可能由于输入电压而存在。具有固有电容的寄生电感可以形成谐振电路，该谐振电路被开关集成电压调节器112所引起的电流脉冲激励的，这在谐振电路的固有频率处导致振铃。在某种实现方式中，去耦电容器204被提供以降低电压。旨在最小化去耦电容器204的尺寸，从而最小化管芯尺寸上的增加。

SOC 108包括电阻器电容器阻尼网络206，用以减小振铃，该振铃可以导致电路块116的组件/器件的电气过载。电阻器电容器阻尼网络206包括电阻器208和电容器210。电阻器208和电容器210的值与寄生电感202相关，并且不必与线路电压200相关。因此，在线路212处的振铃在由开关集成电压调节器112接收之前被抑制。

示例性的振铃的减小

图3是图示了实现电阻器电容器阻尼网络的示例性片上***（SOC）中振铃的减小的示图。由于输入电压的寄生电感和固有电容引起的振铃由示图300和302表示。特别地，示图300表示在不具有电阻器电容器阻尼网络的情形下的沿着线路212的振铃，以及示图302表示在具有电阻器电容器阻尼网络的情形下的沿着线路212的振铃。

示图300示出了延伸并且需要相当长的时间来衰退的电压波峰304。这种振铃能够导致由于非耗散能量引起的电压电气过载，所述非耗散能量由电压波峰302表示。集成电压调节器112的输入处的连续的非耗散能量能够影响集成电压调节器112的可靠性。

通过提供电阻器电容器阻尼网络，示图302表示了初始波峰306，继之以导致较低能量峰值308的阻尼。较低能量峰值308导致集成电压调节器112的较高的可靠性。

示例性过程

图4示出了用于减小振铃从而改进集成电压调节器的示例性过程400。所述方法被描述的顺序并不旨在被解释为限制性，并且任何数量的所描述的方法块都能够以任何顺序被组合，从而实现所述方法，或替代的方法。附加地，在不背离在此描述主题的精神和范围的情形下，单独的块可以被从所述方法删除。此外，在不背离发明的范围的情形下，所述方法可以以任何适合的硬件、软件、固件或其组合的方式被实现。

在块402，SOC接收外部电压输入。电压输入可以来自SOC在其中驻留的设备的电源或电池。所述电压在输入到SOC之前可以经过外部电压调节器。

在块404，确定可归因于电压输入的寄生电感被执行。所述寄生电感沿着电压输入到SOC的输入线路存在。

在块406，确定可归因于电压输入的固有电容被执行。所述固有电容和寄生电感导致（并且特别地到SOC的内部电压调节器的）电压输入的潜在振铃。

在块408，确定用于阻尼网络的电阻器和电容器的值被执行。所述电阻器和电容器的值与可归因于输入电压的寄生电感相关。

在块410，所述电阻器电容器阻尼网络被提供到正在接收输入电压的SOC的电路/网络。所述电阻器电容器阻尼网络被特别地提供在集成电压调节器前面。

在块412，能量/电压波动的振铃的抑制被执行。所述抑制可以在集成电压调节器之前被执行，其中集成电压调节器把电压提供到SOC上的电路。所述电路包括各种器件/组件，诸如，晶体管。所述电路和所述集成电压调节器的晶体管可以基于包括32nm技术的多个技术。

在特定实施例的上下文中已经描述了依据本发明的实现。这些实施例意在说明性的而非限制性的。许多变化、修改、附加和改进都是可能的。因此，对于在此描述为单个实例的组件，可以提供多个实例。各种组件、操作和数据存储之间的界限在某种程度上是任意的，并且特定的操作在特定说明性配置的上下文中被说明。其他的功能分配被预见，并且可以落在接下来的权利要求的范围之内。最后，在各种配置中表示为离散组件的结构和功能可以被实现为组合的结构或组件。这些或其他的变化、修改、附加和改进可以落在接下来的权利要求中定义的发明的范围之内。

Claims

1.一种集成电路（IC）片上***（SOC），包括：

集成电压调节器，用于接收输入电压；

电路块，用于从所述集成电压调节器接收电压；以及

电阻器电容器阻尼网络，用于减少由输入电压导致的振铃。

2.如权利要求1所述的IC SOC，其中，所接收的输入电压来自所述IC SOC的外部源。

3.如权利要求1所述的IC SOC，其中，所述集成电压调节器是开关集成电压调节器。

4.如权利要求1所述的IC SOC，其中，所述集成电压调节器实现32 nm晶体管门。

5.如权利要求1所述的IC SOC，其中，电路块的组件和器件实现32 nm晶体管门。

6.如权利要求1所述的IC SOC，其中，集成电压调节器实现以及电路块的组件和器件实现180 nm晶体管门。

7.如权利要求1所述的IC SOC，其中，所述电阻器电容器阻尼网络的电阻器和电容器的值由输入电压的寄生电感确定。

8.如权利要求7所述的IC SOC，其中，所述寄生电感在IC SOC的外部。

9.如权利要求1所述的IC SOC，进一步包括降低电压的去耦电容器。

10.如权利要求1所述的IC SOC，其中，所述IC SOC是设备的一部分。

11.一种用于减少集成电路（IC）片上***（SOC）中振铃的方法，包括：

用于接收到IC SOC的输入电压的手段；

用于集成输入电压的手段；

用于在集成输入电压之前抑制所述振铃的手段；以及

用于把集成输入电压提供到电路块的手段。

12.如权利要求11所述的方法，其中，用于输入电压的手段被从IC SOC的外部的电源接收。

13.如权利要求11所述的方法，其中，用于集成输入电压的手段包括开关电压。

14.如权利要求11所述的方法，其中，用于抑制所述振铃的手段基于输入电压的寄生电感。

15.如权利要求11所述的方法，其中，用于抑制所述振铃的手段在初始电压峰值之后减小所述振铃。

16.如权利要求11所述的方法，其中，用于提供的手段基于电路块的晶体管门技术。

17.一种用于减少集成电路（IC）片上***（SOC）中振铃的方法，包括：

在IC SOC处接收输入电压；

确定由输入电压导致的寄生电感；以及

基于所述寄生电感提供电阻器电容器阻尼网络，以在电压被提供到所述IC SOC上的电路之前减小所述振铃。

18.如权利要求17所述的方法，其中，所述接收从外部电源或电池进行。

19.如权利要求17所述的方法，其中，所述提供电阻器电容器阻尼网络是在把电压提供到所述电路的开关集成电路之前进行。

20.如权利要求17所述的方法，进一步包括对由于输入电压引起的电容去耦。