CN103794570A - 芯片封装结构及封装用线路板制造方法 - Google Patents

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Abstract

本发明公开一种芯片封装结构及封装用线路板制造方法。芯片封装结构,其包括一线路板、一芯片结构以及一导热盖。线路板具有一芯片接合区、不重叠于芯片接合区的一导热接合区、一导电图案、一导热图案、多个导电拟凸块、多个第一导热拟凸块及多个第二导热拟凸块。导电图案位于芯片接合区内。导热图案从芯片接合区延伸至导热接合区。导电拟凸块及第一导热拟凸块位于芯片接合区内,且第二导热拟凸块位于导热接合区内。芯片结构电耦接至导电拟凸块,且热耦接至第一导热拟凸块。导热盖罩覆于芯片结构,且热耦接至第二导热拟凸块。上述的芯片封装结构的封装用线路板制造方法也被提出。

Description

芯片封装结构及封装用线路板制造方法
技术领域
本发明涉及一种封装结构及线路板制造方法,且特别是涉及一种芯片封装结构及其封装用线路板的制造方法。 
背景技术
在半导体产业中,集成电路(Integrated Circuits,IC)的生产,主要分为二个阶段:集成电路的制作以及集成电路的封装等。裸芯片经由晶片(Wafer)制作、电路设计、光掩模制作以及切割晶片等步骤而完成,而每一颗由晶片切割所形成的裸芯片,经由裸芯片上的焊垫与外部信号电连接后,再以封胶材料将裸芯片包覆着。封装的目的在于防止裸芯片受到湿气、热量、杂讯的影响,并提供裸芯片与外部电路,比如与印刷电路板或其他封装用线路基板之间电连接的媒介,如此即完成集成电路的封装步骤。 
为了连接上述的裸芯片和封装用线路基板,通常会使用导线或凸块作为接合的媒介。随着芯片积集度的增加,多芯片模块(Multi-Chip Module,MCM)封装已逐渐成为未来封装型态的主要趋势。多芯片模块封装可将多个芯片堆叠地封装在一块封装用线路基板上。然而,在上述的多芯片模块封装中,由于多个芯片排列紧密且操作时各芯片均会产生热,因此所产生的热量远比单一芯片封装来得高许多。若是不能有效解决多芯片模块的散热问题,将导致模块温度过高,最后会造成芯片无法运作。因此,如何提高散热效率是多芯片模块封装的重要课题。 
发明内容
本发明的目的在于提供一种芯片封装结构,其具有高散热效率。 
本发明的再一目的在于提供一种封装用线路板的制造方法,其所制作出的封装用线路板可帮助封装于其上的芯片散热。 
为达上述目的,本发明提出一种芯片封装结构,其包括一线路板、一芯 片结构以及一导热盖。线路板具有一芯片接合区、不重叠于芯片接合区的一导热接合区、一导电图案、一导热图案、多个导电拟凸块、多个第一导热拟凸块及多个第二导热拟凸块。导电图案位于芯片接合区内。导热图案从芯片接合区延伸至导热接合区。导电拟凸块及第一导热拟凸块位于芯片接合区内,且第二导热拟凸块位于导热接合区内。芯片结构电耦接至导电拟凸块,且热耦接至第一导热拟凸块。导热盖罩覆于芯片结构,且热耦接至第二导热拟凸块。 
本发明提出一种封装用线路板制造方法,其包括下列步骤。首先,提供一线路板。线路板具有一芯片接合区、不重叠于芯片接合区的一导热接合区、一导热图案及一防焊层。导热图案从芯片接合区延伸至导热接合区。防焊层具有至少一第一防焊开口及至少一第二防焊开口。第一防焊开口暴露位在芯片接合区的部分导热图案,且第二防焊开口暴露位在导热接合区的部分导热图案。接着,形成一图案化光致抗蚀剂层于防焊层上。图案化光致抗蚀剂层具有一第一光致抗蚀剂开口及一第二光致抗蚀剂开口。第一光致抗蚀剂开口及第二光致抗蚀剂开口分别暴露第一防焊开口及第二防焊开口。同时填充导热材料于第一光致抗蚀剂开口及第二光致抗蚀剂开口内,以形成一第一导热拟凸块及一第二导热拟凸块。接着,移除图案化光致抗蚀剂层。 
基于上述,本发明将线路板划分为彼此不重叠的芯片接合区及导热接合区,并利用由芯片接合区延伸至导热接合区的导热图案以及与其热耦接的第一导热拟凸块,将芯片结构所产生的热能从芯片接合区传导至位于导热接合区的第二导热拟凸块,再通过与第二导热拟凸块热耦接的导热盖将热能传导至外部,以进行散热。因此,本发明提供了芯片结构额外的热传导路径,进而提高芯片封装结构的散热效率。 
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合所附附图作详细说明如下。 
附图说明
图1是本发明的一实施例的一种芯片封装结构的局部剖面示意图; 
图2是图1的芯片封装结构于区域A的局部放大示意图; 
图3是本发明的一实施例的一种线路板的芯片接合区及导热接合区的俯视示意图; 
图4是本发明的另一实施例的一种线路板的芯片接合区及导热接合区的俯视示意图; 
图5A至图5F是本发明的一实施例的一种封装用线路板制造方法的剖面示意图。 
主要元件符号说明 
100:芯片封装结构 
110:线路板 
111:芯片接合区 
112:导热接合区 
113:导电图案 
114:导热图案 
115:导电拟凸块 
116:第一导热拟凸块 
117:第二导热拟凸块 
120:芯片结构 
130:导热盖 
132:肩部 
140:焊料凸块 
150:导热层 
160:散热鳍片 
170:防焊层 
172:第一防焊开口 
174:第二防焊开口 
180:图案化光致抗蚀剂层 
182:第一光致抗蚀剂开口 
184:第二光致抗蚀剂开口 
190:电镀籽晶层 
具体实施方式
图1是依照本发明的一实施例的一种芯片封装结构的局部剖面示意图。 图2是图1的芯片封装结构于区域A的局部放大示意图。请同时参照图1及图2,在本实施例中,芯片封装结构100包括一线路板110、一芯片结构120以及一导热盖130。线路板110具有一芯片接合区111、不重叠于芯片接合区111的一导热接合区112、一导电图案113、一导热图案114、多个导电拟凸块115、多个第一导热拟凸块116及多个第二导热拟凸块117。导电图案113位于芯片接合区111内,在本发明的其他实施例中,导电图案113也可由芯片接合区111延伸至芯片接合区111外,以与其他外部电路电连接。导热图案114则从芯片接合区111延伸至导热接合区112。 
图3是依照本发明的一实施例的一种线路板的芯片接合区及导热接合区的俯视示意图。图4是依照本发明的另一实施例的一种线路板的芯片接合区及导热接合区的俯视示意图。在本实施例中,线路板110的芯片接合区111及导热接合区112可如图3所示的方式配置,意即,导热接合区112环绕芯片接合区111的周围设置,且导热接合区112不与芯片接合区111重叠。除此之外,线路板110的芯片接合区111及导热接合区112也可如图4所示的方式配置,意即,导热接合区112不连续地环绕芯片接合区111。在本发明的其他未绘示的实施例中,导热接合区112更可仅设置于芯片接合区111的其中一侧而不环绕芯片接合区111。在此须说明的是,图3及图4仅用以举例说明,本发明并不限定导热接合区112与芯片接合区111间的设置关系。只要导热接合区112不与芯片接合区111重叠,且可使导热图案114从芯片接合区111延伸至导热接合区112者,皆在本发明的保护范围。 
实际而言,导电图案113及导热图案114可为同一图案化金属层,也就是说,导电图案113及导热图案114可由同一金属层经由图案化步骤而同时形成。在本实施例中,导热图案114例如为虚置图案(dummy pattern)或接地图案,意即,导热图案114可为不与其他线路做电连接的图案,或是与线路板110的电位参考点连接的图案。如图2所示,导电拟凸块115及第一导热拟凸块116位于芯片接合区111内,且第二导热拟凸块117位于导热接合区112内。在本实施例中,芯片封装结构,更包括多个焊料凸块140,芯片结构120可经由焊料凸块140连接至导电拟凸块115与第一导热拟凸块116。如此,芯片结构120即可经由部分焊料凸块140电耦接至导电拟凸块115,并经由其他焊料凸块140热耦接至第一导热拟凸块116。 
承上述,导热盖130罩覆于芯片结构120,且热耦接至第二导热拟凸块 117。在本实施例中,导热盖130可经由一导热层150热耦接至第二导热拟凸块117,其中,导热层150的材料包括环氧化合物(epoxy)或焊料(solder)等导热材料。详细而言,导热盖130可具有一肩部132,且肩部132热搭接在芯片结构120的边缘,因此芯片结构120所产生的热能也可由肩部132传导至导热盖130,即另一热传导途径。此外,芯片封装结构100更包括至少一散热鳍片160,其与导热盖130相连接,使芯片产生的热能可传导至导热盖130,再经由散热鳍片160散逸至外部。在本实施例中,芯片结构120可包括依序堆叠的多个芯片,换句话说,芯片结构120可为一多芯片堆叠结构。具体而言,本实施例的多芯片堆叠封装可包括多个动态随机存取记忆体(dynamic random access memory,DRAM)芯片以及一逻辑芯片。一般而言,逻辑芯片为芯片结构120中离线路板110最近的芯片,而逻辑芯片所产生的热能通常较DRAM芯片所产生的热能大。如此,离线路板110最近的芯片所产生的热能便可通过第一导热拟凸块116、导热图案114以及第二导热拟凸块117所形成的热传导途径将热能传导至导热盖130,而减少通过其上方的多个芯片将热能往上传导至覆盖芯片结构120的导热盖130。 
如此设置,芯片结构120所产生的热能,即可经由与其热耦接的第一导热拟凸块116传导至导热图案114,而导热图案114再将热能从芯片接合区111传导至位于导热接合区112的第二导热拟凸块117,再经由与第二导热拟凸块117热耦接的导热盖130将热能传导至外部。因此,本实施例提供了芯片封装结构100另一热传导路径,进而增进了芯片封装结构100的散热效率。 
图5A至图5F是依照本发明的一实施例的一种封装用线路板制造方法的剖面示意图。在此需说明的是,本实施例仅用以举例说明前述实施例的芯片封装结构100的部分制作流程,也就是前述实施例中用以封装的线路板的部分制作流程。本实施例的封装用线路板制造方法包括下列步骤:首先,提供如图5A所示的一线路板110。线路板110具有一芯片接合区111、不重叠于芯片接合区111的一导热接合区112、一导热图案114及一防焊层170。导热图案114从芯片接合区111延伸至导热接合区112。防焊层170具有至少一第一防焊开口172及至少一第二防焊开口174,其中,第一防焊开口172暴露位在芯片接合区111的部分导热图案114,且第二防焊开口174暴露位在导热接合区112的部分导热图案114。 
承上述,请接续参照图5B,形成一电镀籽晶层190,其中,电镀籽晶层190覆盖图案化光致抗蚀剂层180及被暴露的导热图案114上。接着,再如图5C所示,形成一图案化光致抗蚀剂层180于防焊层170及覆盖防焊层170的电镀籽晶层190上。图案化光致抗蚀剂层180具有一第一光致抗蚀剂开口182及一第二光致抗蚀剂开口184。第一光致抗蚀剂开口182及第二光致抗蚀剂开口184分别暴露第一防焊开口172及第二防焊开口174。接着,请再参照图5D,通过电镀籽晶层190进行电镀,以同时填充导热材料于第一光致抗蚀剂开口182及第二光致抗蚀剂开口184内,以形成一第一导热拟凸块116及一第二导热拟凸块117。接着,请同时参照图5E及图5F,移除图案化光致抗蚀剂层180,之后,再移除防焊层170上未被第一导热拟凸块116及第二导热拟凸块117所覆盖的部分电镀籽晶层190。如此,即同时完成芯片封装结构100中的第一导热拟凸块116及第二导热拟凸块117的制作。在本实施例中,导电拟凸块115可与第一导热拟凸块116及第二导热拟凸块117同时形成。 
综上所述,本发明将线路板划分为彼此不重叠的芯片接合区及导热接合区,并利用由芯片接合区延伸至导热接合区的导热图案以及与其热耦接的第一导热拟凸块,将芯片结构所产生的热能从芯片接合区传导至位于导热接合区的第二导热拟凸块,再通过与第二导热拟凸块热耦接的导热盖将热能传导至外部,以进行散热。因此,本发明提供了芯片结构额外的热传导路径,进而提高芯片封装结构的散热效率。 
虽然结合以上实施例揭露了本发明,然而其并非用以限定本发明,任何所属技术领域中熟悉此技术者,在不脱离本发明的精神和范围内,可作些许的更动与润饰,故本发明的保护范围应以附上的权利要求所界定的为准。 

Claims (20)

1.一种芯片封装结构,包括:
线路板,具有芯片接合区、不重叠于该芯片接合区的导热接合区、导电图案、导热图案、多个导电拟凸块、多个第一导热拟凸块及多个第二导热拟凸块,该导电图案位于该芯片接合区内,该导热图案从该芯片接合区延伸至该导热接合区,该些导电拟凸块及该些第一导热拟凸块位于该芯片接合区内,且该些第二导热拟凸块位于该导热接合区内;
芯片结构,电耦接至该些导电拟凸块,且热耦接至该些第一导热拟凸块;以及
导热盖,罩覆于该芯片结构,且热耦接至该些第二导热拟凸块。
2.如权利要求1所述的芯片封装结构,其中该导热图案为虚置图案(dummy pattern)或接地图案。
3.如权利要求1所述的芯片封装结构,其中该导电图案及该导热图案为同一图案化金属层。
4.如权利要求1所述的芯片封装结构,其中该导热盖具有一肩部,且该肩部热搭接在该芯片结构的边缘,而构成另一热传导途径。
5.如权利要求1所述的芯片封装结构,还包括:
多个焊料凸块,该芯片结构经由部分该些焊料凸块电耦接至该些导电拟凸块,以及该芯片结构经由其他该些焊料凸块热耦接至该些第一导热拟凸块。
6.如权利要求1所述的芯片封装结构,还包括:
多个导热层,该导热盖经由该些导热层热耦接至该些第二导热拟凸块。
7.如权利要求6所述的芯片封装结构,其中该些导热层的材料包括环氧化合物或焊料。
8.如权利要求1所述的芯片封装结构,其中该导热接合区环绕该芯片接合区的周围设置。
9.如权利要求1所述的芯片封装结构,其中该导热接合区不连续地环绕该芯片接合区的周围设置。
10.如权利要求1所述的芯片封装结构,其中该导热接合区设置于该芯片接合区的其中一侧。
11.如权利要求1所述的芯片封装结构,其中该芯片结构包括依序堆叠的多个芯片。
12.如权利要求11所述的芯片封装结构,其中该芯片结构包括一逻辑芯片,该逻辑芯片为该些芯片中离该线路板最近的芯片。
13.如权利要求1所述的芯片封装结构,还包括:
至少一散热鳍片,与该导热盖相连接。
14.一种封装用线路板制造方法,包括:
提供一线路板,该线路板具有芯片接合区、不重叠于该芯片接合区的导热接合区、导热图案及防焊层,该导热图案从该芯片接合区延伸至该导热接合区,该防焊层具有至少一第一防焊开口及至少一第二防焊开口,该第一防焊开口暴露位在该芯片接合区的部分该导热图案,且该第二防焊开口暴露位在该导热接合区的部分该导热图案;
形成一图案化光致抗蚀剂层于该防焊层上,该图案化光致抗蚀剂层具有第一光致抗蚀剂开口及第二光致抗蚀剂开口,该第一光致抗蚀剂开口及该第二光致抗蚀剂开口分别暴露该第一防焊开口及该第二防焊开口;
同时填充导热材料于该第一光致抗蚀剂开口及该第二光致抗蚀剂开口内,以形成一第一导热拟凸块及一第二导热拟凸块;以及
移除该图案化光致抗蚀剂层。
15.如权利要求14所述的封装用线路板制造方法,其中该些导热图案为虚置图案(dummy pattern)或接地图案。
16.如权利要求14所述的封装用线路板制造方法,还包括:
在形成该图案化光致抗蚀剂层于该防焊层上之前,形成一电镀籽晶层,覆盖该图案化光致抗蚀剂层及被暴露的该导热图案上;以及
在移除该图案化光致抗蚀剂层之后,移除该防焊层上未被该第一导热拟凸块及该第二导热拟凸块所覆盖的部分该电镀籽晶层。
17.如权利要求14所述的封装用线路板制造方法,其中同时填充该导热材料于该第一导热孔及该第二导热孔内的步骤包括电镀。
18.如权利要求14所述的封装用线路板制造方法,其中该导热接合区环绕该芯片接合区的周围设置。
19.如权利要求14所述的封装用线路板制造方法,其中该导热接合区不连续地环绕该芯片接合区的周围设置。
20.如权利要求14所述的封装用线路板制造方法,其中该导热接合区设置于该芯片接合区的其中一侧。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230017688A1 (en) * 2021-07-16 2023-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package structure and method for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5619070A (en) * 1993-12-28 1997-04-08 Kabushiki Kaisha Toshiba Semiconductor device which radiates heat and applies substrate potential from rear surface of semiconductor chip
TW200824072A (en) * 2006-11-21 2008-06-01 Chipmos Technologies Inc Carrier film and semiconductor package improving thermal dissipation
US20100142155A1 (en) * 2008-12-04 2010-06-10 Lsi Corporation Preferentially Cooled Electronic Device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5619070A (en) * 1993-12-28 1997-04-08 Kabushiki Kaisha Toshiba Semiconductor device which radiates heat and applies substrate potential from rear surface of semiconductor chip
TW200824072A (en) * 2006-11-21 2008-06-01 Chipmos Technologies Inc Carrier film and semiconductor package improving thermal dissipation
US20100142155A1 (en) * 2008-12-04 2010-06-10 Lsi Corporation Preferentially Cooled Electronic Device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230017688A1 (en) * 2021-07-16 2023-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package structure and method for forming the same
US11728284B2 (en) * 2021-07-16 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package structure and method for forming the same

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