CN103792979B

CN103792979B - 射频识别中的串联稳压电路

Info

Publication number: CN103792979B
Application number: CN201210434635.3A
Authority: CN
Inventors: 傅志军; 马和良
Original assignee: Shanghai Huahong Integrated Circuit Co Ltd
Current assignee: Shanghai Huahong Integrated Circuit Co Ltd
Priority date: 2012-11-02
Filing date: 2012-11-02
Publication date: 2016-08-03
Anticipated expiration: 2032-11-02
Also published as: CN103792979A

Abstract

本发明公开了一种射频识别中的串联稳压电路，包括：一耦合电路，将输入的正弦波信号耦合到射频识别卡片端，并产生谐振电压；一限幅电路，与所述耦合电路的输出端相连接，为串联稳压模块提供输入电压，并对该输入电压进行限幅；一串联稳压模块，与所述限幅电路的输出端相连接，用于稳定电源电压；其包括：一启动电路，用于完成所述串联稳压模块整个电路的启动；一分压电路，对所述电源电压进行分压，为串联稳压主电路和所述启动电路提供输入电压；一串联稳压主电路，将MOS晶体管串接在电源产生的环路中，通过控制MOS管的栅极电压来控制和稳定所述电源电压。本发明能使射频识别卡片不容易下电，且有利于解调电路的解调。

Description

射频识别中的串联稳压电路

技术领域

本发明涉及模拟集成电路中的稳压电路领域，特别是涉及一种射频识别中的串联稳压电路。

背景技术

在射频识别中，由于射频识别卡片大都是无源的，所以射频识别卡片电路的设计就相当关键和重要。在射频识别中，读卡机发出来的是模拟的正弦波信号，射频识别卡片需要耦合读卡机发出来的正弦波信号，并从该正弦波信号中获得稳定的电源电压，供给其他电路模块正常工作所需的电压。

参见图1所示，现有的射频识别中采用的是并联稳压电路。其中包括：由原端电感L1，副端电感L2和电容C1组成的耦合电路；由NMOS晶体管M1、M2和M7，PMOS晶体管M3、M4、M5和M6，电阻R1组成的限幅电路；由电阻R2，PMOS晶体管M8、M9、M10、M11和M12，比较器BJ1，电容C2组成的稳压电路。

稳压电路中的PMOS晶体管M8、M9、M10和M11采用二极管连接方式，然后依次串联在电压电压VDD与地之间，对电源电压VDD进行分压，将分压后的电压输入到比较器BJ1的正端，和负端的参考电压VREF进行比较，比较后的比较器BJ1的输出电压控制PMOS晶体管M12(泄流管)。当电源电压VDD升高时，分压得到的电压就比参考电压VREF高，比较器BJ1输出的电压就高，并联的泄流管M12就会泄放更多的电流，电阻R2上的压降就大，最终使得电源电压VDD稳定在4倍的参考电压VREF上。如果参考电压VREF是450mv，那么电源电压VDD就稳定在1.8V。同样当电源电压VDD降低时，泄流管M12就减小泄放的电流，通过降低电阻R2的压降来稳定电源电压VDD。

当凹槽来临时，天线上提供的能量就减小，而此时泄流管M12关闭需要一定时间，泄流管M12仍然会泄放电流，甚至会抽储能电容C2中的电荷，因此电源电压VDD就会加速降低，射频识别卡片比较容易下电。同时当正弦波信号来临的时候，为了稳定电源电压，并联稳压会阻止凹槽信号的变化，这将改变凹槽信号包络的形状，不利于解调电路的解调。

发明内容

本发明要解决的技术问题是提供一种射频识别中的串联稳压电路，使射频识别卡片不容易下电，且有利于解调电路的解调。

为解决上述技术问题，本发明的射频识别中的串联稳压电路，包括：

一耦合电路，将输入的正弦波信号耦合到射频识别卡片端，并产生谐振电压；

一限幅电路，与所述耦合电路的输出端相连接，为串联稳压模块提供输入电压，并对该输入电压进行限幅；其中，还包括：

一串联稳压模块，与所述限幅电路的输出端相连接，用于稳定电源电压；其包括：

一启动电路，用于完成所述串联稳压模块整个电路的启动；

一分压电路，对所述电源电压进行分压，为串联稳压主电路和所述启动电路提供输入电压；

一串联稳压主电路，将MOS晶体管串接在电源产生的环路中，通过控制MOS管的栅极电压来控制和稳定所述电源电压；

所述限幅电路包括：第一NMOS晶体管(M1)、第二NMOS晶体管(M2)和第三NMOS晶体管(M7)，第一PMOS晶体管(M3)、第二PMOS晶体管(M4)、第三PMOS晶体管(M5)和第四PMOS晶体管(M6)，第一电阻(R1)；

第一NMOS晶体管(M1)的栅极和漏极与第一电容(C1)的一端相连接，第二NMOS晶体管(M2)的栅极和漏极与第一电容(C1)的另一端相连接，第一NMOS晶体管(M1)的源极与第二NMOS晶体管(M2)的源极相连接，其连接的端点记为REGIN点；第一PMOS晶体管(M3)和第四PMOS晶体管(M6)的源极以及第三NMOS晶体管(M7)的漏极与所述REGIN点相连接；第一PMOS晶体管(M3)的栅极与其漏极、第二PMOS晶体管(M4)的源极和第四PMOS晶体管(M6)的栅极相连接；第二PMOS晶体管(M4)的栅极与其漏极和第三PMOS晶体管(M5)的源极相连接；第三PMOS晶体管(M5)的栅极与漏极接地；第四PMOS晶体管(M6)的漏极与第三NMOS晶体管(M7)的栅极和第一电阻(R1)的一端相连接；第一电阻(R1)的另一端和第三NMOS晶体管(M7)的源极接地；

所述串联稳压电路的输入电压由第一NMOS晶体管(M1)和第二NMOS晶体管(M2)的源极连接的端点REGIN点提供，经过所述限幅电路限幅，保证REGIN点的电压不超过第一PMOS晶体管(M3)，第二PMOS晶体管(M4)和第三PMOS晶体管(M5)的阈值电压之和。

本发明在传统并联稳压电路的基础上作了改进，将并联稳压改成串联稳压结构。串联稳压电路将MOS管串接在电源产生的环路中，通过控制MOS管的栅极电压来控制和稳定电源电压；串联的MOS管相当于一个可变的电阻，通过改变电阻值来稳定电源电压值；流过所述串联的MOS管的电流就是电源电压上消耗的电流，因此在凹槽期间不会消耗额外的电流，电源电压的下降速度就比较缓，这样射频识别卡片就不容易下电复位；既能在凹槽期间节省功耗，又有利于信号的解调。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是现有的射频识别中的并联稳压电路原理图；

图2是所述射频识别中的串联稳压电路一实施例原理图。

具体实施方式

参见图2所示，下面是一具体实施例，所述射频识别中的并联稳压电路，包括：一耦合电路，一限幅电路，一串联稳压模块。所述串联稳压模块，包括：一启动电路，一分压电路，一串联稳压主电路。

所述耦合电路与图1所示射频识别中的并联稳压电路的耦合电路结构相同，其包括：原端电感L1，副端电感L2和电容C1。电容C1与副端电感L2并联连接，输入的正弦波信号IN通过原端电感L1耦合到副端电感L2，并与电容C1发生谐振，产生较高的谐振电压。

所述限幅电路与图1所示射频识别中的并联稳压电路的限幅电路结构相同，其包括：第一NMOS晶体管M1、第二NMOS晶体管M2和第三NMOS晶体管M7，第一PMOS晶体管M3、第二PMOS晶体管M4、第三PMOS晶体管M5和第四PMOS晶体管M6，电阻R1。

第一NMOS晶体管M1的栅极和漏极与电容C1的一端相连接，第二NMOS晶体管M2的栅极和漏极与电容C1的另一端相连接；第一NMOS晶体管M1的源极与第二NMOS晶体管M2的源极相连接，其连接的端点记为REGIN点，为限幅电路的输出端。第一PMOS晶体管M3和第四PMOS晶体管M6的源极以及第三NMOS晶体管M7的漏极与所述REGIN点相连接。第一PMOS晶体管M3的栅极与其漏极、第二PMOS晶体管M4的源极和第四PMOS晶体管M6的栅极相连接；第二PMOS晶体管M4的栅极与其漏极和第三PMOS晶体管M5的源极相连接；第三PMOS晶体管M5的栅极与漏极接地。第四PMOS晶体管M6的漏极与第三NMOS晶体管M7的栅极，电阻R1的一端相连接。电阻R1的另一端和第三NMOS晶体管M7的源极接地。

所述串联稳压模块的输入电压由第一NMOS晶体管M1和第二NMOS晶体管M2的源极连接的端点REGIN点提供，经过所述限幅电路限幅，保证REGIN点的电压不超过第一PMOS晶体管M3，第二PMOS晶体管M4和第三PMOS晶体管M5的阈值电压之和，这样能保证MOS管安全的工作。

所述串联稳压模块的启动电路由第十六PMOS晶体管M32、第十七PMOS晶体管M33、第十八PMOS晶体管M34、第十九PMOS晶体管M35和第二十PMOS晶体管M36，第四NMOS晶体管M13和第九NMOS晶体管M22构成。其中：

第十六PMOS晶体管M32、第十七PMOS晶体管M33、第十八PMOS晶体管M34、第十九PMOS晶体管M35和第二十PMOS晶体管M36的栅极接地，然后依次串联连接。第十六PMOS晶体管M32的源极与所述REGIN点相连接，第二十PMOS晶体管M36的漏极与第四NMOS晶体管M13的漏极相连接的端点，记为ST点。第四NMOS晶体管M13的源极接地，其栅极输入由分压电路提供的第一输入电压VMID。第九NMOS晶体管M22的漏极与所述REGIN点相连接，其源极与电源电压VDD相连接，其栅极与所述ST点相连接。为了降低电路启动后的漏电流，所述第十六PMOS晶体管M32、第十七PMOS晶体管M33、第十八PMOS晶体管M34、第十九PMOS晶体管M35和第二十PMOS晶体管M36尺寸采用倒比管尺寸。

当上电的瞬间，所述ST点是个较高的电压，能顺利的开启第九NMOS晶体管M22，让所述REGIN点有电流经过第九NMOS晶体管M22流到电源电压VDD中。当电路启动完毕后，所述第一输入电压VMID是二分之一电源电压，可顺利的将第四NMOS晶体管M13管关闭，使得ST点的电压为低电平，则顺利关闭了启动电路，从而完成整个串联稳压模块的启动。

所述串联稳压模块的分压电路由第十二PMOS晶体管M28、第十三PMOS晶体管M29、第十四PMOS晶体管M30和第十五PMOS晶体管M31，电容C3构成，该4个PMOS晶体管采用二极管连接方式，然后依次串接在电源电压VDD与地之间。其中：第十二PMOS晶体管M28的源极与电源电压VDD相连接，第十五PMOS晶体管M31的漏极接地。第十三PMOS晶体管M29的漏极与第十四PMOS晶体管M30源极相连接的端点的电压为所述第一输入电压VMID，提供给所述启动电路，该电压VMID是二分之一的电源电压。第十四PMOS晶体管M30的漏极与第十五PMOS晶体管M31源极相连接的端点的电压为第二输入电压VSPL，提供给所述串联稳压主电路，该电压VSPL是四分之一的电源电压。

电容C3连接在电源电压VDD与地之间。电容C3是储能电容，在凹槽期间天线端不提供能量，电源电压VDD会下降从而导致芯片下电，那么有储能电容C3，储能电容C3中的电荷就可以在凹槽期间提供能量给电源电压VDD，使电源电压VDD不会很快下降。过了凹槽期间，天线端恢复能量，能正常的保证芯片工作，同时也可以给电容C3充电，使得电容C3中再次储存电荷，供下次凹槽期间使用。

所述串联稳压模块的串联稳压主电路由第五PMOS晶体管M14、第六PMOS晶体管M17、第七PMOS晶体管M20、第八PMOS晶体管M21、第九PMOS晶体管M23、第十PMOS晶体管M24和第十一PMOS晶体管M25，第五NMOS晶体管M15、第六NMOS晶体管M16、第七NMOS晶体管M18、第八NMOS晶体管M19、第九NMOS晶体管M22、第十NMOS晶体管M26和第十一NMOS晶体管M27组成。

其中：

第五PMOS晶体管M14、第六PMOS晶体管M17、第七PMOS晶体管M20和第八PMOS晶体管M21的源极与所述REGIN点相连接。第五PMOS晶体管M14的栅极与漏极、第六PMOS晶体管M17的栅极和第五NMOS晶体管M15的漏极相连接；第五NMOS晶体管M15的栅极与电源电压VDD相连接，其源极与第六NMOS晶体管M16的漏极相连接；第六NMOS晶体管M16的源极接地。第六PMOS晶体管M17的漏极与第七PMOS晶体管M20的漏极和栅极、第八PMOS晶体管M21的栅极和第七NMOS晶体管M18的漏极相连接。第八PMOS晶体管M21的漏极和第七NMOS晶体管M18的栅极与电源电压VDD相连接。第七NMOS晶体管M18的源极与第八NMOS晶体管M19的漏极相连接，第八NMOS晶体管M19的源极接地。

第九PMOS晶体管M23的源极与电源电压VDD相连接，其栅极输入偏置电压VB，该偏置电压VB由偏置电路提供。第九PMOS晶体管M23的漏极与第十PMOS晶体管M24和第十一PMOS晶体管M25的源极相连接。

第十PMOS晶体管M24的栅极输入由所述分压电路提供的第二输入电压VSPL。第十PMOS晶体管M24的漏极与第十NMOS晶体管M26的栅极和漏极相连接，其连接的端点记为NET2。第十NMOS晶体管M26的源极接地。

第十一PMOS晶体管M25的栅极输入参考电压VREF，该参考电压VREF为固定值，由偏置电路提供。第十一PMOS晶体管M25的漏极与第十一NMOS晶体管M27的栅极和漏极相连接，其连接的端点记为NET1。第十一NMOS晶体管M27的源极接地。

所述第六NMOS晶体管M16的栅极与端点NET1相连接。所述第八NMOS晶体管M19的栅极与端点NET2相连接。

所述偏置电压VB用于保证第十PMOS晶体管M24和第十一PMOS晶体管M25，第十NMOS晶体管M26和第十一NMOS晶体管M27能提供恒定的工作电流。

所述参考电压VREF和第二输入电压VSPL输入到比较器(由第九PMOS晶体管M23、第十PMOS晶体管M24和第十一PMOS晶体管M25，第十NMOS晶体管M26和第十一NMOS晶体管M27，第五PMOS晶体管M14，第五NMOS晶体管M15、第六NMOS晶体管M16、第七NMOS晶体管M18、第八NMOS晶体管M19，第六PMOS晶体管M17组成)的两端，当电源电压VDD上的负载电流变小，所述第二输入电压VSPL比参考电压VREF高时，流过第八NMOS晶体管M19的电流就变小，流过第六NMOS晶体管M16的电流就变大；由于镜像作用流过第六NMOS晶体管M16的电流变大，则流过第六PMOS晶体管M17的电流变大，然后迫使流过第七PMOS晶体管M20的电流变小。由于第八PMOS晶体管M21镜像了第七PMOS晶体管M20的电流，第八PMOS晶体管M21的电流也就跟着变小，最后流过第八PMOS晶体管M21的电流和电源电压VDD上的负载电流达到平衡。也就是说电源电压VDD上需要多少电流，第八PMOS晶体管M21管就提供多少电流，没有额外电流的消耗，所以射频识别卡片不容易下电。同时这种结构也更好的保存了凹槽包络的完整性，有利于解调电路的解调。

虽然本发明利用具体的实施例进行说明，但是对实施例的说明并不限制本发明的范围。本领域内的熟练技术人员通过参考本发明的说明，在不背离本发明的精神和范围的情况下，容易进行各种修改或者可以对实施例进行组合。

Claims

1.一种射频识别中的串联稳压电路，包括：

一限幅电路，与所述耦合电路的输出端相连接，为串联稳压模块提供输入电压，并对该输入电压进行限幅；其特征在于，还包括：

一启动电路，用于完成所述串联稳压模块整个电路的启动；

2.如权利要求1所述的串联稳压电路，其特征在于，所述耦合电路包括：原端电感(L1)，副端电感(L2)和第一电容(C1)；所述第一电容(C1)与副端电感(L2)并联连接，输入的正弦波信号通过原端电感(L1)耦合到副端电感(L2)，并与所述第一电容(C1)发生谐振，产生谐振电压。

3.如权利要求1所述的串联稳压电路，其特征在于，所述启动电路由第十六PMOS晶体管(M32)、第十七PMOS晶体管(M33)、第十八PMOS晶体管(M34)、第十九PMOS晶体管(M35)和第二十PMOS晶体管(M36)，第四NMOS晶体管(M13)和第九NMOS晶体管(M22)构成；其中：

所述第十六PMOS晶体管(M32)、第十七PMOS晶体管(M33)、第十八PMOS晶体管(M34)、第十九PMOS晶体管(M35)和第二十PMOS晶体管(M36)的栅极接地，然后依次串联连接；第十六PMOS晶体管(M32)的源极与所述限幅电路的输出端相连接，第二十PMOS晶体管(M36)的漏极与第四NMOS晶体管(M13)的漏极相连接的端点，记为ST点；第四NMOS晶体管(M13)的源极接地，其栅极输入由分压电路提供的第一输入电压(VMID)；第九NMOS晶体管(M22)的漏极与所述限幅电路的输出端相连接，其源极与电源电压(VDD)相连接，其栅极与所述ST点相连接。

4.如权利要求3所述的串联稳压电路，其特征在于，所述第十六PMOS晶体管(M32)、第十七PMOS晶体管(M33)、第十八PMOS晶体管(M34)、第十九PMOS晶体管(M35)和第二十PMOS晶体管(M36)尺寸采用倒比管尺寸。

5.如权利要求3所述的串联稳压电路，其特征在于：所述分压电路由第十二PMOS晶体管(M28)、第十三PMOS晶体管(M29)、第十四PMOS晶体管(M30)和第十五PMOS晶体管(M31)，第三电容(C3)构成，该4个PMOS晶体管采用二极管连接方式，然后依次串接在电源电压(VDD)与地之间；其中：第十二PMOS晶体管(M28)的源极与电源电压(VDD)相连接，第十五PMOS晶体管(M31)的漏极接地；第十三PMOS晶体管(M29)的漏极与第十四PMOS晶体管(M30)源极相连接的端点的电压为所述第一输入电压(VMID)，提供给所述启动电路，该第一输入电压(VMID)是二分之一的电源电压；第十四PMOS晶体管(M30)的漏极与第十五PMOS晶体管(M31)源极相连接的端点的电压为第二输入电压(VSPL)，提供给所述串联稳压主电路，该第二输入电压(VSPL)是四分之一的电源电压；

第三电容(C3)连接在电源电压(VDD)与地之间。

6.如权利要求1或5所述的串联稳压电路，其特征在于：所述串联稳压主电路由第五PMOS晶体管(M14)、第六PMOS晶体管(M17)、第七PMOS晶体管(M20)、第八PMOS晶体管(M21)、第九PMOS晶体管(M23)、第十PMOS晶体管(M24)和第十一PMOS晶体管(M25)，第五NMOS晶体管(M15)、第六NMOS晶体管(M16)、第七NMOS晶体管(M18)、第八NMOS晶体管(M19)、第九NMOS晶体管(M22)、第十NMOS晶体管(M26)和第十一NMOS晶体管(M27)组成；其中：

第五PMOS晶体管(M14)、第六PMOS晶体管(M17)、第七PMOS晶体管(M20)和第八PMOS晶体管(M21)的源极与所述限幅电路的输出端相连接；

第五PMOS晶体管(M14)的栅极与漏极、第六PMOS晶体管(M17)的栅极和第五NMOS晶体管(M15)的漏极相连接；第五NMOS晶体管(M15)的栅极与电源电压(VDD)相连接，其源极与第六NMOS晶体管(M16)的漏极相连接；第六NMOS晶体管(M16)的源极接地；

第六PMOS晶体管(M17)的漏极与第七PMOS晶体管(M20)的漏极和栅极、第八PMOS晶体管(M21)的栅极和第七NMOS晶体管(M18)的漏极相连接；第八PMOS晶体管(M21)的漏极和第七NMOS晶体管(M18)的栅极与电源电压(VDD)相连接；

第七NMOS晶体管(M18)的源极与第八NMOS晶体管(M19)的漏极相连接，第八NMOS晶体管(M19)的源极接地；

第九PMOS晶体管(M23)的源极与电源电压(VDD)相连接，其栅极输入偏置电压(VB)；第九PMOS晶体管(M23)的漏极与第十PMOS晶体管(M24)和第十一PMOS晶体管(M25)的源极相连接；

第十PMOS晶体管(M24)的栅极输入由所述分压电路提供的第二输入电压(VSPL)；第十PMOS晶体管(M24)的漏极与第十NMOS晶体管(M26)的栅极和漏极相连接，其连接的端点记为NET2；第十NMOS晶体管(M26)的源极接地；

第十一PMOS晶体管(M25)的栅极输入参考电压(VREF)；第十一PMOS晶体管(M25)的漏极与第十一NMOS晶体管(M27)的栅极和漏极相连接，其连接的端点记为NET1；第十一NMOS晶体管(M27)的源极接地；

所述第六NMOS晶体管(M16)的栅极与端点NET1相连接；所述第八NMOS晶体管(M19)的栅极与端点NET2相连接；

所述偏置电压(VB)用于保证第十PMOS晶体管(M24)和第十一PMOS晶体管(M25)，第十NMOS晶体管(M26)和第十一NMOS晶体管(M27)能提供恒定的工作电流。