CN103779234A - 一种半导体器件封装结构以及制备方法 - Google Patents

一种半导体器件封装结构以及制备方法 Download PDF

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Abstract

本发明涉及一种半导体器件封装结构以及制备方法，所述方法包括：提供具有顶部金属层和顶部通孔的金属叠层；在所述金属叠层上沉积第一钝化层，以覆盖所述顶部金属层；图案化所述第一钝化层，形成开口以露出所述顶部金属层；依次沉积第一金属阻挡层、第一焊盘金属层、第二金属阻挡层、第二焊盘金属层，以形成焊盘金属叠层，所述焊盘金属叠层通过所述开口与所述顶部金属层连接；图案化焊盘金属叠层，以露出所述第一钝化层；沉积第二钝化层，然后图案化第二钝化层，以露出所述焊盘金属叠层。本发明所述结构及方法很好的解决了目前焊盘在封装过程中产生裂纹以及损坏的问题，使后段制程中线结合焊盘更加稳定，进一步提高产品的良率。

Description

一种半导体器件封装结构以及制备方法
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件封装结构以及制备方法。
背景技术
随着半导体制造技术不断进步、晶体管中栅极尺寸不断缩小，使集成电路装置尺寸的不断缩小。在后段制程（The back end of line,BEOL）中焊接线结合技术是一种广泛使用的方法，用于将具有电路的半导体管芯连接到原件封装上的引脚，实现I/O（in/out）连接，其中所述线结合焊盘（wire bond pads）的尺寸以及所述引线的设置和布局决定了集成电路装置的最终尺寸。有源区结合（Bond Over Active，BOA）技术能够使有源器件、静电放电电路（Electro-Static discharge，ESD）、电源以及接地总线下面焊线垫确保模具的尺寸减小。
铜引线材料以及铜引线结合过程由于良好的机械性能、导电性能以及相对于贵金属金更加便宜的价格，而被广泛用于集成电路封装领域中进行高端集成电路的包装。
铜比金的硬度更大，因此在封装过程中需要更大的功率和结合作用力（bond force）才能使金属铜与金属焊盘结合，但是较大的功率和结合作用力（bond force）给线结合焊盘带来更多挑战，例如，容易造成金属焊盘（例如铝）的挤压、挤出，焊盘的碎裂和脱落，金属引线的损坏，甚至对金属下面的有源区结合（Bond OverActive，BOA）区造成损坏。
目前针对所述问题（例如粘接损坏和焊盘剥离）通常有两种解决方法，一种是通过DOE（Design Of Experiments）方法来优化键合参数，以减小金属铜对焊盘造成的挤压力，但是该方法具有很大的局限性，例如当粘合力降低后，必然会导致球上升（ball lift），而不能满足要求。另外一种方法则是增加焊盘的机械强度，例如选用固体垫以抵抗对金属下面有源区的损坏，图1为现有技术中所述固体焊盘的组成，所述固体焊盘包括第一金属层101、顶部金属层103，两者之间的通孔102，以及位于顶部金属层上的阻挡层105以及位于所述阻挡层上的铝焊盘金属层106，所述焊盘还包括位于顶部金属层上的第一钝化层104以及位于所述铝金属层和第一钝化层上的第二钝化层107，所述制备方法为首先按常规方法形成如图所示的第一金属层和顶部金属层以及位于两者之间的通孔102，然后在所述顶部金属层上形成第一钝化层并图案化，然后沉积阻挡层，在所述阻挡层上沉金属铝，并进行平坦化，形成焊盘金属层，最后形成第二钝化层，如图1所述的结构以及方法在一定程度上能够降低上述问题的影响，但是其效果仍然不够理想，产品良率很低。
因此，目前制备方法中仍然存在粘接损坏和焊盘剥离等问题，需要对现有方法进行改进，以消除所述问题，提高产品良率。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前在集成电路封装过程中存在的问题，提供了一种半导体器件封装结构的制备方法，包括：
提供具有顶部金属层和顶部通孔的金属叠层；
在所述金属叠层上沉积第一钝化层，以覆盖所述顶部金属层；
图案化所述第一钝化层，形成开口以露出所述顶部金属层；
依次沉积第一金属阻挡层、第一焊盘金属层、第二金属阻挡层、第二焊盘金属层，以形成焊盘金属叠层，所述焊盘金属叠层通过所述开口与所述顶部金属层连接；
图案化所述焊盘金属叠层，以露出所述第一钝化层；
沉积第二钝化层，然后图案化所述第二钝化层，以露出所述焊盘金属叠层。
作为优选，所述方法在沉积所述第二钝化层之前，还可以进一步形成多层由金属阻挡层、焊盘金属层交替沉积形成的复合层。
作为优选，所述第一金属阻挡层为TaN、TiN和TaN中的一种或多种。
作为优选，所述第二金属阻挡层为TaN、TiN和TaN中的一种或多种。
作为优选，所述第一金属阻挡层和所述第二金属阻挡层的沉积方法为PVD。
作为优选，所述第一焊盘金属层为Al。
作为优选，所述第二焊盘金属层为Al。
作为优选，所述第一金属阻挡层和所述第二金属阻挡层的硬度大于所述第一焊盘金属层和所述第二焊盘金属层。
作为优选，所述第一焊盘金属层和所述第二焊盘金属层的沉积方法为PVD。
本发明还提供了一种半导体器件封装结构，包括：
金属叠层，至少包括顶部金属层和位于所述顶部金属层下方的顶部通孔；
位于所述顶部金属层上具有第一开口的第一钝化层；
位于所述第一钝化层上的焊盘金属叠层，所述焊盘金属叠层至少包括依次层叠的第一金属阻挡层、第一焊盘金属层、第二金属阻挡层和第二焊盘金属层，所述焊盘金属叠层通过所述第一开口与所述顶部金属层相连；
位于所述第一钝化层和焊盘金属叠层上的第二钝化层，所述第二钝化层具有第二开口，以露出所述焊盘金属叠层。
作为优选，所述第一金属阻挡层和所述第二金属阻挡层为TaN、TiN和TaN中的一种或多种。
作为优选，所述第一焊盘金属层和所述第二焊盘金属层为Al。
作为优选，所述第一钝化层和所述第二钝化层为PESIN、PETEOS、SiN和TEOS中的一种或多种。
本发明还提供了一种半导体器件封装结构及制备方法，本发明所述封装结构中焊盘金属叠层中由多层金属阻挡层和焊盘金属层组成，其中所述金属阻挡层的硬度大于所述焊盘金属层的硬度，在形成线连接时能够更好的保护金属层以及金属层下的有源区，增强了所述焊盘的强度，很好的解决了目前焊盘在封装过程中产生裂纹以及损坏的问题。同时，通过所述设置可以进一步提高所述焊盘线连接时的粘合力，扩大粘接工艺窗口的性能和可靠性，使后段制程中线结合焊盘更加稳定，进一步提高产品的良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1为现有技术中半导体器件封装结构示意图；
图2为本发明半导体器件封装结构示意图；
图3-6本发明半导体器件封装结构制备过程示意图；
图7为本发明半导体器件封装结构制备工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件封装结构及其制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
本发明中提供了一种半导体器件封装结构，具体地，本发明所述焊盘可以为线接合焊盘、探针焊盘以及测试点或者需要下面支撑结构的其他封装或测试焊盘结构，在接下来实施方式以及实例中均以接合焊盘、线接合焊盘为例，但并不仅仅局限于线结合焊盘。
本发明提供一种半导体器件封装结构的制作方法。图7为根据本发明一个实施方式来制作焊盘的工艺流程图，图3-6为根据本发明一个实施方式来制作焊盘工艺过程中各步骤所获得的器件的剖视图。
首先，参照图3，提供具有顶部金属层和顶部通孔的金属叠层；
具体地，如图3所示，提供金属叠层，所述金属叠层至少包含第一金属层201、顶部金属层203以及位于两者之间实现连接功能的顶部通孔202，在所述第一金属层201下方还可以包含多个如图3所示的类似的金属层结构，所述焊盘与集成电路的基板相连。
其中，所述基板为半导体基板，该基板上可以形成一个或多个有源器件，所述有源器件可以为晶体管、二极管以及其他所述的已知的有源器件，所述无源器件可以为电阻器、电容器和电感器以及其他已知的各种无源器件，所述基板与本发明的焊盘相连接来构成集成电路，但是所述基板并不会对本发明的焊盘结构带来关键影响，因此在此不再赘述。
参照图4，在所述金属叠层上沉积第一钝化层，以覆盖所述顶部金属层，图案化所述第一钝化层，形成开口以露出所述顶部金属层；
具体地，首先在所述金属叠层上沉积第一钝化层204，所述钝化层包括等离子增强氮化硅层PESIN层、等离子增强正硅酸乙酯PETEOS层、SiN层以及正硅酸乙酯TEOS层中的一种或多种的组合。
在本发明具体实施方式中，所述第一钝化层为上述各种材料的组合，所述第一钝化层包括依次层叠的PESIN层、PETEOS层、SiN层和TEOS层，作为优选，所述PESIN层的厚度为650-850埃，所述PETEOS层的厚度为3800-4200埃，所述SiN层的厚度为650-850埃，所述TEOS层的厚度为2400-2600埃；作为进一步优选，所述PESIN层的厚度为750埃，所述PETEOS（Plasma Enhanced TEOS）层的厚度为4000埃，所述SiN层的厚度为750埃，所述TEOS层的厚度为2500埃。
作为优选，所述第一钝化层的沉积方法可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。本发明中优选化学气相沉积（CVD）法。
接着蚀刻所述第一钝化层以形成开口，露出所述顶部金属层，具体地，在本发明的具体实施方式中，在所述第一钝化层上方形成光刻胶图案，以所述光刻胶图案为掩膜进行蚀刻，将图案转移至所述第一钝化层上，形成开口露出所述顶部金属层，所述蚀刻方法并不仅仅局限于上述事例，本领域技术人员可以根据需要进行选择，在此不再赘述。
参照图5，依次沉积第一金属阻挡层、第一焊盘金属层、第二金属阻挡层、第二焊盘金属层，以形成焊盘金属叠层，所述焊盘金属叠层通过所述开口与所述顶部金属层连接；
具体地，首先沉积第一金属阻挡层205，所述第一金属阻挡层为TaN、TiN和TaN中的一种或多种，所述第一金属阻挡层的硬度要远远大于所述焊盘金属层，在形成连接的过程中能够抵抗外力的影响，更好的保护位于下方的金属叠层和有源器件。
作为优选，所述第一金属阻挡层的厚度为600-800埃，所述第一金属阻挡层的沉积可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种，进一步，在本发明中更优选物理气相沉积（PVD）法。
接着，沉积第一焊盘金属层206，所述第一焊盘金属层可以为Al层，在本发明中所述焊盘金属层比现有技术中的金属层厚度可以小一些。在本发明一种具体实施方式中，所述第一焊盘金属层的厚度为4-20千埃。
作为优选，所述第一焊盘金属层的沉积方法可以为化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种，在本发明中优选为物理气相沉积（PVD）法。
执行平坦化步骤，以形成平坦的表面，增加线结合时的粘附力，所述平坦化步骤选用化学机械平坦化方法（CMP）。
然后，沉积第二金属阻挡层207，其中，所述第二金属阻挡层207为TaN、TiN和TaN中的一种或多种，所述第一金属阻挡层的硬度要远远大于所述焊盘金属层，所述第二金属阻挡层的厚度为600-800埃，所述第二金属阻挡层的沉积优选物理气相沉积（PVD）法。
在本发明中所述第二金属阻挡层优选和所述第一金属阻挡层一样的材料和厚度，其形成方法均可参照所述第一金属阻挡层的操作方法，在此不再赘述，但是并不仅仅局限于该方法，本领域技术人员可以选用常用的其他方法。
最后，沉积第二焊盘金属层208，以形成焊盘金属叠层，所述第二焊盘金属层可以为Al层，在本发明一种具体实施方式中，所述第一焊盘金属层的厚度为4-20千埃。
作为优选，所述第二焊盘金属层的沉积方法可以为化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种，在本发明中优选为物理气相沉积（PVD）法。然后执行平坦化步骤，以形成平坦的表面，增加线结合时的粘附力，所述平坦化步骤选用化学机械平坦化方法（CMP）。
参照图6，图案化所述焊盘金属叠层，以露出所述第一钝化层；
具体地，首先形成光刻胶掩膜层，以所述光刻胶掩膜层为掩膜蚀刻所述焊盘金属叠层，去除所述焊盘金属叠层的两侧部分，以露出所述第一钝化层，在该步骤中可以选用干法蚀刻所述焊盘金属叠层，在所述干法蚀刻中可以选用CF4、CHF3，另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-300sccm，N2或CO2或O210-300sccm，所述蚀刻压力为30-250mTorr，蚀刻时间为5-180s，优选为5-60s，更优选为5-30s，所述干法蚀刻还可以选用Ar作为稀释气体。
参照图2，沉积第二钝化层，然后图案化所述第二钝化层，以露出所述焊盘金属叠层；
具体地，具体地，所述第二钝化层包括等离子增强氮化硅层PESIN层、等离子增强正硅酸乙酯PETEOS层、SiN层以及正硅酸乙酯TEOS层中的一种或多种的组合。
在本发明具体实施方式中，所述第二钝化层为上述各种材料的组合，所述第一钝化层包括依次层叠的PESIN层、PETEOS层、SiN层和TEOS层，作为优选，所述PESIN层的厚度为650-850埃，所述PETEOS层的厚度为3800-4200埃，所述SiN层的厚度为650-850埃，所述TEOS层的厚度为2400-2600埃；作为进一步优选，所述PESIN层的厚度为750埃，所述PETEOS（Plasma Enhanced TEOS）层的厚度为4000埃，所述SiN层的厚度为750埃，所述TEOS层的厚度为2500埃。
作为优选，所述第二钝化层的沉积方法可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。本发明中优选化学气相沉积（CVD）法。
接着图案化所述第二钝化层以形成开口，露出所述第二焊盘金属层，得到如图2所示器件。
需要说明的是，在形成所述第二钝化层之前，还可以根据需要继续交替沉积多层所述金属阻挡层和所述焊盘金属层，并不仅仅局限于形成两层，但是至少要形成两层，以确保其具有足够的硬度和粘附力，在形成线结合过程中，施加外力的作用下，所述焊盘金属层不会发生碎裂，位于下方的有源器件不会损坏。
本发明还提供了一种半导体器件封装结构，如图2所示，包括：
金属叠层，至少包括顶部金属层203和位于所述顶部金属层下方的顶部通孔202，还可以进一步包括第一金属层201，以及位于第一金属层下方的多个金属层，所述金属层之间均通过通孔连接；
位于所述顶部金属层上具有第一开口的第一钝化层204；
位于所述第一钝化层上的焊盘金属叠层，所述焊盘金属叠层至少包括依次层叠的第一金属阻挡层205、第一焊盘金属层206、第二金属阻挡层207和第二焊盘金属层208，所述焊盘金属叠层通过所述第一开口与所述顶部金属层相连；
位于所述第一钝化层和焊盘金属叠层上的第二钝化层209，所述钝化层具有第二开口，以露出所述焊盘金属叠层。
其中，所述第一金属阻挡层和所述第二金属阻挡层为TaN、TiN和TaN中的一种或多种，所述第一焊盘金属层和所述第二焊盘金属层为Al，所述第一钝化层和所述第二钝化层为PESIN、PETEOS、SiN和TEOS中的一种或多种。
图7为本发明半导体器件封装结构制备工艺流程图，包括以下步骤：
步骤201提供具有顶部金属层和顶部通孔的金属叠层；
步骤202在所述金属叠层上沉积第一钝化层，以覆盖所述顶部金属层；
步骤203图案化所述第一钝化层，形成开口以露出所述顶部金属层；
步骤204依次沉积第一金属阻挡层、第一焊盘金属层、第二金属阻挡层、第二焊盘金属层，以形成焊盘金属叠层，所述焊盘金属叠层通过所述开口与所述顶部金属层连接；
步骤205图案化所述焊盘金属叠层，以露出所述第一钝化层；
步骤206沉积第二钝化层，然后图案化所述第二钝化层，以露出所述焊盘金属叠层。
本发明还提供了一种半导体器件封装结构及制备方法，本发明所述封装结构中焊盘金属叠层中由多层金属阻挡层和焊盘金属层组成，其中所述金属阻挡层的硬度大于所述焊盘金属层的硬度，在形成线连接时能够更好的保护金属层以及金属层下的有源区，增强了所述焊盘的强度，很好的解决了目前焊盘在封装过程中产生裂纹以及损坏的问题。同时，通过所述设置可以进一步提高所述焊盘线连接时的粘合力，扩大粘接工艺窗口的性能和可靠性，使后段制程中线结合焊盘更加稳定，进一步提高产品的良率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外，本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (13)

1.一种半导体器件封装结构的制备方法，包括：
提供具有顶部金属层和顶部通孔的金属叠层；
在所述金属叠层上沉积第一钝化层，以覆盖所述顶部金属层；
图案化所述第一钝化层，形成开口以露出所述顶部金属层；
依次沉积第一金属阻挡层、第一焊盘金属层、第二金属阻挡层、第二焊盘金属层，以形成焊盘金属叠层，其中，所述焊盘金属叠层通过所述开口与所述顶部金属层连接；
图案化所述焊盘金属叠层，以露出所述第一钝化层；
沉积第二钝化层，然后图案化所述第二钝化层，以露出所述焊盘金属叠层。
2.根据权利要求1所述的方法，其特征在于，所述方法在沉积所述第二钝化层之前，还包括进一步形成多层由所述金属阻挡层、焊盘金属层交替沉积形成的复合层。
3.根据权利要求1所述的方法，其特征在于，所述第一金属阻挡层为TaN、TiN和TaN中的一种或多种。
4.根据权利要求1所述的方法，其特征在于，所述第二金属阻挡层为TaN、TiN和TaN中的一种或多种。
5.根据权利要求1所述的方法，其特征在于，所述第一金属阻挡层和所述第二金属阻挡层的沉积方法为PVD。
6.根据权利要求1所述的方法，其特征在于，所述第一焊盘金属层为Al。
7.根据权利要求1所述的方法，其特征在于，所述第二焊盘金属层为Al。
8.根据权利要求6或7所述的方法，其特征在于，所述第一金属阻挡层和所述第二金属阻挡层的硬度大于所述第一焊盘金属层和所述第二焊盘金属层。
9.根据权利要求1所述的方法，其特征在于，所述第一焊盘金属层和所述第二焊盘金属层的沉积方法为PVD。
10.一种半导体器件封装结构，包括：
金属叠层，至少包括顶部金属层和位于所述顶部金属层下方的顶部通孔；
位于所述顶部金属层上具有第一开口的第一钝化层；
位于所述第一钝化层上的焊盘金属叠层，所述焊盘金属叠层至少包括依次层叠的第一金属阻挡层、第一焊盘金属层、第二金属阻挡层和第二焊盘金属层，所述焊盘金属叠层通过所述第一开口与所述顶部金属层相连；
位于所述第一钝化层和焊盘金属叠层上的第二钝化层，所述第二钝化层具有第二开口，以露出所述焊盘金属叠层。
11.根据权利要求10所述的封装结构，其特征在于，所述第一金属阻挡层和所述第二金属阻挡层为TaN、TiN和TaN中的一种或多种。
12.根据权利要求10所述的封装结构，其特征在于，所述第一焊盘金属层和所述第二焊盘金属层为Al。
13.根据权利要求10所述的封装结构，其特征在于，所述第一钝化层和所述第二钝化层为PESIN、PETEOS、SiN和TEOS中的一种或多种。
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