CN103778069B - 高速缓冲存储器的高速缓存块长度调整方法及装置 - Google Patents

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Abstract

本发明公开了一种高速缓冲存储器的高速缓存块长度调整方法及装置。该方法包括：如果访问的数据或者指令的连续命中失败的次数大于第一预定阈值，则作废并清除高速缓冲存储器中所有的高速缓存块，去使能高速缓冲存储器，将所有高速缓存块长度调整为小于当前长度值的第一预设长度值，并使能高速缓冲存储器；如果访问数据或者指令时，在高速缓冲存储器中连续进行内容填充的次数大于第二预定阈值且每次进行内容填充后整个高速缓存块里的数据和指令都会被顺序访问，则作废并清除高速缓冲存储器中所有的高速缓存块，去使能高速缓冲存储器，将高速缓冲存储器中的所有高速缓存块长度调整为大于当前长度值的第二预设长度值，并使能高速缓冲存储器。

Description

高速缓冲存储器的高速缓存块长度调整方法及装置
技术领域
本发明涉及计算机技术领域，特别是涉及一种高速缓冲存储器的高速缓存块长度调整方法及装置。
背景技术
目前，在现有技术中，高速缓冲存储器（Cache）技术主要是从程序的局部连续性和cache的访问速率比下一级存储器快得多这个特性来考虑。图1是现有技术中***存储结构示意图，如图1所示，包括：CPU、Cache、总线接口，外部存储设备通过总线接口传输数据和地址信息。对于32bit位宽的***而言，当访问一个4字节指令或者数据时，将包括这个地址在内的一个高速缓存块（cacheline）长度的内容（指令或者数据）一次装入一个cacheline，以保证一段时间内可以直接从cache里面取指令或数据，提高程序的运行速度，减短运行时间，但是，在有些程序里程序的局部连续性并不高的情况下，这样每次读取局部的一条指令会将包括这个地址在内的一个cacheline长度的内容（指令或者数据）一次装入一个cacheline。
在cache大小一定的情况下，如果cacheline长度比较大，那么在将来的一段时间内大量的不需要运行的代码或者数据的将占据cache空间，增加cache的替换次数，例如，在处理多个大容量的音视频文件（例如，4G bytes的视频文件，文件分成多个段，每个段大小1Kbytes）的格式转换或者属性统计算法中，只需要获得音视频文件的各个段的头或者尾的几个字节的数据，如果这个时候cacheline的长度比较大，那么在开Cache的情况下，发生Cache替换的次数将会非常频繁，这样势必影响我们算法的效率，这时希望cacheline的长度能尽可能的小，相反在大量指令连续性比较强，或者将要访问大量且连续数据空间时，cacheline长度比较小的cache会明显的降低cache的性能，例如，在下载或者上传大批量的大音视频文件（例如，4G bytes的高清视频文件），如果连续的访问5Gbytes的音视频数据，则希望每次访问一个没命中的数据时能将更多的数据装入一个cacheline里面，这样上传下载音视频数据的速率会成倍的提高。
发明内容
本发明提供一种高速缓冲存储器的高速缓存块长度调整方法及装置，以解决现有技术中Cache的cacheline长度不能够变化调整的问题。
本发明提供一种高速缓冲存储器的高速缓存块长度调整方法，包括：如果访问的数据或者指令在高速缓冲存储器中连续命中失败的次数大于第一预定阈值，则作废并清除高速缓冲存储器中所有的高速缓存块，去使能高速缓冲存储器，将高速缓冲存储器中的所有高速缓存块长度调整为小于当前长度值的第一预设长度值，并使能高速缓冲存储器；如果访问数据或者指令时，在高速缓冲存储器中连续进行内容填充的次数大于第二预定阈值且每次进行内容填充后整个高速缓存块里的数据和指令都会被顺序访问，则作废并清除高速缓冲存储器中所有的高速缓存块，去使能高速缓冲存储器，将高速缓冲存储器中的所有高速缓存块长度调整为大于当前长度值的第二预设长度值，并使能高速缓冲存储器。
优选地，将高速缓冲存储器中的所有高速缓存块长度调整为小于当前长度值的第一预设长度值具体包括：通过硬件自动进行调整的方式将高速缓冲存储器中的所有高速缓存块长度调整为小于当前长度值的第一预设长度值；或者，通过软件控制寄存器进行调整的方式将高速缓冲存储器中的所有高速缓存块长度调整为小于当前长度值的第一预设长度值。
优选地，将高速缓冲存储器中的所有高速缓存块长度调整为大于当前长度值的第二预设长度值具体包括：通过硬件自动进行调整的方式将高速缓冲存储器中的所有高速缓存块长度调整为大于当前长度值的第二预设长度值；或者，通过软件控制寄存器进行调整的方式将高速缓冲存储器中的所有高速缓存块长度调整为大于当前长度值的第二预设长度值。
优选地，高速缓冲存储器采用组相联的存放映射关系，并采用伪随机和顺序替换的替换策略。
优选地，上述方法还包括：如果存在三个设置为最大高速缓存块长度的写入缓冲器，则使用三个写入缓冲器支持高速缓冲存储器的基本操作，其中，三个写入缓冲器包括：一个替换写缓冲器、一个写回缓冲器、以及一个存储缓冲器，基本操作包括：作废、写回、作废写回、锁定、使能、去使能、以及替换；如果三个写入缓冲器没有设置为最大高速缓存块长度，则使用三个写入缓冲器的低地址空间支持高速缓冲存储器的基本操作，其中，三个写入缓冲器包括：一个替换写缓冲器、一个写回缓冲器、以及一个存储缓冲器，基本操作包括：作废、写回、作废写回、锁定、使能、去使能、以及替换。
本发明还提供了一种高速缓冲存储器的高速缓存块长度调整装置，包括：第一调整模块，用于如果访问的数据或者指令在高速缓冲存储器中连续命中失败的次数大于第一预定阈值，则作废并清除高速缓冲存储器中所有的高速缓存块，去使能高速缓冲存储器，将高速缓冲存储器中的所有高速缓存块长度调整为小于当前长度值的第一预设长度值，并使能高速缓冲存储器；第二调整模块，用于如果访问数据或者指令时，在高速缓冲存储器中连续进行内容填充的次数大于第二预定阈值且每次进行内容填充后整个高速缓存块里的数据和指令都会被顺序访问，则作废并清除高速缓冲存储器中所有的高速缓存块，去使能高速缓冲存储器，将高速缓冲存储器中的所有高速缓存块长度调整为大于当前长度值的第二预设长度值，并使能高速缓冲存储器。
优选地，第一调整模块具体用于：通过硬件自动进行调整的方式将高速缓冲存储器中的所有高速缓存块长度调整为小于当前长度值的第一预设长度值；或者，通过软件控制寄存器进行调整的方式将高速缓冲存储器中的所有高速缓存块长度调整为小于当前长度值的第一预设长度值。
优选地，第二调整模块具体用于：通过硬件自动进行调整的方式将高速缓冲存储器中的所有高速缓存块长度调整为大于当前长度值的第二预设长度值；或者，通过软件控制寄存器进行调整的方式将高速缓冲存储器中的所有高速缓存块长度调整为大于当前长度值的第二预设长度值。
优选地，高速缓冲存储器采用组相联的存放映射关系，并采用伪随机和顺序替换的替换策略。
优选地，上述装置还包括：第一处理模块，用于如果存在三个设置为最大高速缓存块长度的写入缓冲器，则使用三个写入缓冲器支持高速缓冲存储器的基本操作，其中，三个写入缓冲器包括：一个替换写缓冲器、一个写回缓冲器、以及一个存储缓冲器，基本操作包括：作废、写回、作废写回、锁定、使能、去使能、以及替换；第二处理模块，用于如果三个写入缓冲器没有设置为最大高速缓存块长度，则使用三个写入缓冲器的低地址空间支持高速缓冲存储器的基本操作，其中，三个写入缓冲器包括：一个替换写缓冲器、一个写回缓冲器、以及一个存储缓冲器，基本操作包括：作废、写回、作废写回、锁定、使能、去使能、以及替换。
本发明有益效果如下：
通过对Cacheline长度的随时切换来适应不同的应用场景，解决了现有技术中Cache的cacheline长度不能够变化调整的问题，能够提高***指令数据的访问速率，提升***性能。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1是现有技术中***存储结构示意图；
图2是本发明实施例的高速缓冲存储器的高速缓存块长度调整方法的流程图；
图3是本发明实施例的32字节长度的cacheline的cache结构示意图；
图4是本发明实施例的64字节长度的cacheline的cache结构示意图；
图5是本发明实施例的高速缓冲存储器的高速缓存块长度调整装置的结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在实际应用中，cache在某种场合下Cacheline的大小需要为8字节（在程序局部连续性不高的情况下，在某些音视频文件属性统计和一些音频格式转换处理算法中），在另外某种场合下，cacheline长度需要为64字节或者128字节（在程序的局部连续性特别高的情况下或者将要访问大批量连续地址空间数据时，高清音视频上传下载的情况下）；此外，如果程序在一段程序内发生跳转的情况异常频繁，并且每次发生跳转的指令间的虚拟地址相距很大，并且每次跳转后连续的指令比较少，或者在一段时间内要访问大批量的数据但是数据在空间上有很大的跨度，这样希望每次进入cacheline的指令条数或者数据个数能越少越好，所以希望cacheline的长度能很短，但是在另外一种情况下，在很大一段时间内程序将一直顺序执行下去，或者在很大一段时间内将一直操作很大一段连续空间的数据，所以希望一次进入cache的指令条数和数据个数越多越好。因此，就需要根据应用场景对Cache的cacheline长度进行调整，为了解决现有技术中Cache的cacheline长度不能够变化调整的问题，本发明提供了一种高速缓冲存储器的高速缓存块长度调整方法及装置，以下结合附图以及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不限定本发明。
方法实施例
根据本发明的实施例，提供了一种高速缓冲存储器的高速缓存块长度调整方法，图2是本发明实施例的高速缓冲存储器的高速缓存块长度调整方法的流程图，如图2所示，根据本发明实施例的高速缓冲存储器的高速缓存块长度调整方法包括如下处理：
步骤201，如果访问的数据或者指令在cache中连续命中失败的次数大于第一预定阈值，则作废并清除cache中所有的cacheline，去使能cache，将cache中的所有cacheline长度调整为小于当前长度值的第一预设长度值，并使能cache；
在步骤201中，将cache中的所有cacheline长度调整为小于当前长度值的第一预设长度值具体包括：
方式1、通过硬件自动进行调整的方式将cache中的所有cacheline长度调整为小于当前长度值的第一预设长度值；
方式2、通过软件控制寄存器进行调整的方式将cache中的所有cacheline长度调整为小于当前长度值的第一预设长度值。
需要说明的是，在方式2中，也需要硬件能够cacheline长度进行调整，并且需要借助寄存器来预先设置可调整的cacheline长度值，软件通过寄存器来控制cacheline长度的选择。
在方式1和方式2中，可以通过寄存器来设置是否启动这个功能。
步骤202，如果访问数据或者指令时，在cache中连续进行内容填充的次数大于第二预定阈值且每次进行内容填充后整个cacheline里的数据和指令都会被顺序访问，则作废并清除cache中所有的cacheline，去使能cache，将cache中的所有cacheline长度调整为大于当前长度值的第二预设长度值，并使能cache。
在步骤202中，将cache中的所有cacheline长度调整为大于当前长度值的第二预设长度值具体包括：
方式1，通过硬件自动进行调整的方式将cache中的所有cacheline长度调整为大于当前长度值的第二预设长度值；
方式2，通过软件控制寄存器进行调整的方式将cache中的所有cacheline长度调整为大于当前长度值的第二预设长度值。
需要说明的是，在方式2中，也需要硬件能够cacheline长度进行调整，并且需要借助寄存器来预先设置可调整的cacheline长度值，软件通过寄存器来控制cacheline长度的选择。
在方式1和方式2中，可以通过寄存器来设置是否启动这个功能。
需要说明的是，在本发明实施例中，cache采用组相联的存放映射关系，并采用伪随机和顺序替换的替换策略。
为了保证Cache的基本操作，如果存在三个设置为最大cacheline长度的写入缓冲器，则使用三个写入缓冲器支持cache的基本操作，其中，三个写入缓冲器包括：一个替换写缓冲器、一个写回缓冲器、以及一个存储缓冲器，基本操作包括：作废、写回、作废写回、锁定、使能、去使能、以及替换；
如果三个写入缓冲器没有设置为最大cacheline长度，则使用三个写入缓冲器的低地址空间支持cache的基本操作，其中，三个写入缓冲器包括：一个替换写缓冲器、一个写回缓冲器、以及一个存储缓冲器，基本操作包括：作废、写回、作废写回、锁定、使能、去使能、以及替换。
以下结合附图，对本发明上述技术方案进行详细说明。
本发明提出了一种根据不同的情况来改变当前cacheline长度的方法，主要包括以下五个方面的内容：
一、如何切换cacheline长度，方法有两种：
方法1、通过硬件来来自动改变长度：当访问的数据或者指令在连续多次（例如5次）命中（hit）失败的情况下，硬件将自动切换当前的cacheline长度改为更小值；当访问数据或者指令时，在连续进行的多次（比如5次）内容填充（linefill）过程中如果发现每次linefill后整个cacheline里面的数据和指令都会被顺序访问，在这种情况下，硬件将自动切换当前的cacheline长度改为更大值，是否启动这个功能可以通过寄存器来设置。
方法2、软件通过寄存器来设置cacheline的长度：当访问的数据或者指令在连续多次（例如5次）命中（hit）失败的情况下，软件通过寄存器切换当前的cacheline长度改为更小值；当访问数据或者指令时，在连续进行的多次（比如5次）内容填充（linefill）过程中如果发现每次linefill后整个cacheline里面的数据和指令都会被顺序访问，在这种情况下，软件通过寄存器切换当前的cacheline长度改为更大值，是否启动这个功能可以通过寄存器来设置。
在进行硬件或者软件切换cacheline长度时，需要对cache存放数据或者指令的结构进行调整，cache访问数据时，tag位数会发生改变，其大小为32-n-7，cacheline长度为2nbytes；
例1，表1是32字节长度的cacheline的cache结构，此时n=5；
表1
图3是本发明实施例的32字节长度的cacheline的cache结构示意图，如图3所示，如果Cache大小为32k bytes，则采用32个set，当cacheline大小为32byte，那么每个Set 32个cacheline，也就是32way，如果起始地址为0x0，则way0存放0x00000000~0x000003ff；way1存放0x00000400~0x7ff；……，Way31存放0x7c00~0x7fff。其中，bit[31:13]表示set所在way的首地址，bit[12:5]表示是哪个cacheline，bit[4:2]表示在cacheline中word的偏移地址。
例2，表2为64bytes cacheline长度的结构，此时n=6；
表2
图4是本发明实施例的64字节长度的cacheline的cache结构示意图，在cache中采用组相联的方式来设计cache，如果Cache大小为32k bytes，那么采用32个set，当cacheline大小为64byte，那么每个Set 16个cacheline，也就是32way，如果起始地址为0x0，则way0存放0x00000000~0x000003ff；way1存放0x00000400~0x7ff；……；Way31存放0x7c00~0x7fff。其中，其中bit[31:14]表示set所在组(Set）t的首地址，bit[15:6]表示是哪个cacheline，bit[5:2]表示在cacheline中word的偏移地址。
根据例1和例2，就可以得出其他其cacheline size的情况的cache的结构组成。
二、硬件将要改变cacheline的长度值后将要做的操作：
步骤1，作废并清除所有的cacheline；
步骤2，去使能（disable）cache；
步骤3，改变cacheline长度；
步骤4，使能（enable）cache.
三、在不同的cacheline长度情况下要支持cache的所有操作，包括作废（inv），写回（clean），作废写回（invclean），锁定（lockdown）、使能（enable），去使能（disable），以及存储（eviction），并能以当前长度的cacheline为基本单元进行操作：
1、为了能支持cache的这些基本操作，要有3个最大cacheline长度的写入缓冲器（writebuffer），其中包括1个替换写入缓冲器（victim write buffer）、1个写回缓冲器（cache linefill buffer）、1个存储缓冲器（store buffer）；
2、当3个writebuffer的长度不是所能设置的最大长度时，只用低地址空间的部分。
四、cache采用的存放映射关系：在cache中采用组相联的方式来设计cache。
五、cache采用的替换策略：采用伪随机和顺序替换。
需要说明的是，本发明实施例可以支持的cacheline长度要是当前***数据位宽（比如32bits）的整数倍，同时不能使cacheline的长度大于256bytes。有了这样的cache，可以根据自己的程序的结构和数据操作的情况来使用不同长度的cacheline来提高程序执行，数据访问的速度，提高工作的效率，提高cpu与外设的通信速度，改善整个soc的性能。
综上所述，在本发明实施例中，引入了可变cacheline长度的cache的思想，应用场景如下：1、在一些音视频文件处理算法中，比如我只需要访问大量音视频文件，以及各段中的某些特殊属性值时，将cacheline值设置很小；2、在网络数据包处理过程中，比如我只需要访问大批量网络数据包中各个段的头和尾，以及各段中的某些特殊属性值时，将cacheline值设置很小；3、在USB、HDMI、PCI、或者SATA以及一些外设中数据处理以及数据传输过程中，要根据前面一部分数据包的各个段的属性值来决定后面的大批量数据的传输中会涉及到cacheline值的改变；4、在大批量大的音视频文件，以及大的网络数据包的连续传输过程中设置大的cacheline值会很大的提升***的速率和效率。可以看出此结构的cache存在如下好处：可以通过软件或者硬件来决定cacheline的长度，Cacheline长度可以随时切换来适应不同的应用场景提高***指令数据的访问速率，提升***性能。
装置实施例
根据本发明的实施例，提供了一种高速缓冲存储器的高速缓存块长度调整装置，图5是本发明实施例的高速缓冲存储器的高速缓存块长度调整装置的结构示意图，如图5所示，根据本发明实施例的高速缓冲存储器的高速缓存块长度调整装置包括：第一调整模块50、以及第二调整模块52，以下对本发明实施例的各个模块进行详细的说明。
第一调整模块50，用于如果访问的数据或者指令在cache中连续命中失败的次数大于第一预定阈值，则作废并清除cache中所有的cacheline，去使能cache，将cache中的所有cacheline长度调整为小于当前长度值的第一预设长度值，并使能cache；
第一调整模块50具体用于：通过硬件自动进行调整的方式将cache中的所有cacheline长度调整为小于当前长度值的第一预设长度值；或者，通过软件控制寄存器进行调整的方式将cache中的所有cacheline长度调整为小于当前长度值的第一预设长度值。
需要说明的是，通过软件控制寄存器进行调整的方式也需要硬件能够cacheline长度进行调整，并且需要借助寄存器来预先设置可调整的cacheline长度值，软件通过寄存器来控制cacheline长度的选择。第一调整模块50可以通过寄存器来设置是否启动这个功能。
第二调整模块52，用于如果访问数据或者指令时，在cache中连续进行内容填充的次数大于第二预定阈值且每次进行内容填充后整个cacheline里的数据和指令都会被顺序访问，则作废并清除cache中所有的cacheline，去使能cache，将cache中的所有cacheline长度调整为大于当前长度值的第二预设长度值，并使能cache。
第二调整模块52具体用于：通过硬件自动进行调整的方式将cache中的所有cacheline长度调整为大于当前长度值的第二预设长度值；或者，通过软件控制寄存器进行调整的方式将cache中的所有cacheline长度调整为大于当前长度值的第二预设长度值。
需要说明的是，通过软件控制寄存器进行调整的方式也需要硬件能够cacheline长度进行调整，并且需要借助寄存器来预先设置可调整的cacheline长度值，软件通过寄存器来控制cacheline长度的选择。第二调整模块52可以通过寄存器来设置是否启动这个功能。
优选地，cache采用组相联的存放映射关系，并采用伪随机和顺序替换的替换策略。
此外，为了保证Cache的基本操作，上述装置还包括：第一处理模块，用于如果存在三个设置为最大cacheline长度的写入缓冲器，则使用三个写入缓冲器支持cache的基本操作，其中，三个写入缓冲器包括：一个替换写缓冲器、一个写回缓冲器、以及一个存储缓冲器，基本操作包括：作废、写回、作废写回、锁定、使能、去使能、以及替换；第二处理模块，用于如果三个写入缓冲器没有设置为最大cacheline长度，则使用三个写入缓冲器的低地址空间支持cache的基本操作，其中，三个写入缓冲器包括：一个替换写缓冲器、一个写回缓冲器、以及一个存储缓冲器，基本操作包括：作废、写回、作废写回、锁定、使能、去使能、以及替换。
以下结合附图，对本发明上述技术方案进行详细说明。
本发明提出了一种根据不同的情况来改变当前cacheline长度的方法，主要包括以下五个方面的内容：
一、如何切换cacheline长度，方法有两种：
方法1、通过硬件来来自动改变长度：当访问的数据或者指令在连续多次（例如5次）命中（hit）失败的情况下，硬件将自动切换当前的cacheline长度改为更小值；当访问数据或者指令时，在连续进行的多次（比如5次）内容填充（linefill）过程中如果发现每次linefill后整个cacheline里面的数据和指令都会被顺序访问，在这种情况下，第一调整模块50通过硬件将自动切换当前的cacheline长度改为更大值，是否启动这个功能可以通过寄存器来设置。
方法2、软件通过寄存器来设置cacheline的长度：当访问的数据或者指令在连续多次（例如5次）命中（hit）失败的情况下，软件通过寄存器切换当前的cacheline长度改为更小值；当访问数据或者指令时，在连续进行的多次（比如5次）行的内容填充（linefill）过程中如果发现每次linefill后整个cacheline里面的数据和指令都会被顺序访问，在这种情况下，第二调整模块52通过软件控制寄存器切换当前的cacheline长度改为更大值，是否启动这个功能可以通过寄存器来设置。
在进行硬件或者软件切换cacheline长度时，需要对cache存放数据或者指令的结构进行调整，cache访问数据时，tag位数会发生改变，其大小为32-n-7，cacheline长度为2nbytes；
例1，表1是32字节长度的cacheline的cache结构，此时n=5；
表1
图3是本发明实施例的32字节长度的cacheline的cache结构示意图，如图3所示，如果Cache大小为32k bytes，则采用32个set，当cacheline大小为32byte，那么每个Set 32个cacheline，也就是32way，如果起始地址为0x0，则way0存放0x00000000~0x000003ff；way1存放0x00000400~0x7ff；……，Way31存放0x7c00~0x7fff。其中，bit[31:13]表示set所在way的首地址，bit[12:5]表示是哪个cacheline，bit[4:2]表示在cacheline中word的偏移地址。
例2，表2为64bytes cacheline长度的结构，此时n=6；
表2
图4是本发明实施例的64字节长度的cacheline的cache结构示意图，在cache中采用组相联的方式来设计cache，如果Cache大小为32k bytes，那么采用32个set，当cacheline大小为64byte，那么每个Set 16个cacheline，也就是32way，如果起始地址为0x0，则way0存放0x00000000~0x000003ff；way1(路1)存放0x00000400~0x7ff；……；Way31存放0x7c00~0x7fff。其中，其中bit[31:14]表示set所在Set的首地址，bit[15:6]表示是哪个cacheline，bit[5:2]表示在cacheline中word(4字节单元)的偏移地址。
根据例1和例2，就可以得出其他其cacheline size的情况的cache的结构组成。
二、硬件将要改变cacheline的长度值后将要做的操作：
步骤1，作废并清除所有的cacheline；
步骤2，去使能（disable）cache；
步骤3，改变cacheline长度；
步骤4，使能（enable）cache.
三、在不同的cacheline长度情况下要支持cache的所有操作，包括作废（inv），写回（clean），写回并作废（invclean），锁定（lockdown）、使能（enable），去使能（disable），以及存储（eviction），并能以当前长度的cacheline为基本单元进行操作：
1、为了能支持cache的这些基本操作，要有3个最大cacheline长度的写入缓冲器（writebuffer），其中包括1个替换写入缓冲器（victim write buffer）、1缓存的行填充缓冲器（cache linefill buffer）、1写缓存填充缓冲器（store buffer）；
2、当3个writebuffer的长度不是所能设置的最大长度时，只用低地址空间的部分。
四、cache采用的存放映射关系：在cache中采用组相联的方式来设计cache。
五、cache采用的替换策略：采用伪随机和顺序替换。
需要说明的是，本发明实施例可以支持的cacheline长度要是当前***数据位宽（比如32bits）的整数倍，同时不能使cacheline的长度大于256bytes。有了这样的cache，可以根据自己的程序的结构和数据操作的情况来使用不同长度的cacheline来提高程序执行，数据访问的速度，提高工作的效率，提高cpu与外设的通信速度，改善整个soc的性能。
综上所述，在本发明实施例中，引入了可变cacheline长度的cache的思想，应用场景如下：1、在一些音视频文件处理算法中，比如我只需要访问大量音视频文件，以及各段中的某些特殊属性值时，将cacheline值设置很小；2、在网络数据包处理过程中，比如我只需要访问大批量网络数据包中各个段的头和尾，以及各段中的某些特殊属性值时，将cacheline值设置很小；3、在USB（通用串行总线）、HDMI（高清多媒体接口）、PCI、或者SATA以及一些外设中数据处理以及数据传输过程中，要根据前面一部分数据包的各个段的属性值来决定后面的大批量数据的传输中会涉及到cacheline值的改变；4、在大批量大的音视频文件，以及大的网络数据包的连续传输过程中设置大的cacheline值会很大的提升***的速率和效率。可以看出此结构的cache存在如下好处：可以通过软件或者硬件来决定cacheline的长度，Cacheline长度可以随时切换来适应不同的应用场景提高***指令数据的访问速率，提升***性能。
在此提供的算法和显示不与任何特定计算机、虚拟***或者其它设备固有相关。各种通用***也可以与基于在此的示教一起使用。根据上面的描述，构造这类***所要求的结构是显而易见的。此外，本发明也不针对任何特定编程语言。应当明白，可以利用各种编程语言实现在此描述的本发明的内容，并且上面对特定语言所做的描述是为了披露本发明的最佳实施方式。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
类似地，应当理解，为了精简本公开并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。
本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书（包括伴随的权利要求、摘要和附图）中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书（包括伴随的权利要求、摘要和附图）中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。
此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在下面的权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。
应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本发明可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。

Claims (10)

1.一种高速缓冲存储器的高速缓存块长度调整方法，其特征在于，包括：
如果访问的数据或者指令在高速缓冲存储器中连续命中失败的次数大于第一预定阈值，则作废并清除所述高速缓冲存储器中所有的高速缓存块，去使能所述高速缓冲存储器，将所述高速缓冲存储器中的所有高速缓存块长度调整为小于当前长度值的第一预设长度值，并使能所述高速缓冲存储器；
如果访问数据或者指令时，在所述高速缓冲存储器中连续进行内容填充的次数大于第二预定阈值且每次进行内容填充后整个高速缓存块里的数据和指令都会被顺序访问，则作废并清除所述高速缓冲存储器中所有的高速缓存块，去使能所述高速缓冲存储器，将所述高速缓冲存储器中的所有高速缓存块长度调整为大于当前长度值的第二预设长度值，并使能所述高速缓冲存储器。
2.如权利要求1所述的方法，其特征在于，将所述高速缓冲存储器中的所有高速缓存块长度调整为小于当前长度值的第一预设长度值具体包括：
通过硬件自动进行调整的方式将所述高速缓冲存储器中的所有高速缓存块长度调整为小于当前长度值的第一预设长度值；或者，
通过软件控制寄存器进行调整的方式将所述高速缓冲存储器中的所有高速缓存块长度调整为小于当前长度值的第一预设长度值。
3.如权利要求1所述的方法，其特征在于，将所述高速缓冲存储器中的所有高速缓存块长度调整为大于当前长度值的第二预设长度值具体包括：
通过硬件自动进行调整的方式将所述高速缓冲存储器中的所有高速缓存块长度调整为大于当前长度值的第二预设长度值；或者，
通过软件控制寄存器进行调整的方式将所述高速缓冲存储器中的所有高速缓存块长度调整为大于当前长度值的第二预设长度值。
4.如权利要求1至3中任一项所述的方法，其特征在于，所述高速缓冲存储器采用组相联的存放映射关系，并采用伪随机和顺序替换的替换策略。
5.如权利要求1至3中任一项所述的方法，其特征在于，所述方法还包括：
如果存在三个设置为最大高速缓存块长度的写入缓冲器，则使用所述三个写入缓冲器支持所述高速缓冲存储器的基本操作，其中，所述三个写入缓冲器包括：一个替换写缓冲器、一个写回缓冲器、以及一个存储缓冲器，所述基本操作包括：作废、写回、作废写回、锁定、使能、去使能、以及替换；
如果所述三个写入缓冲器没有设置为最大高速缓存块长度，则使用所述三个写入缓冲器的低地址空间支持所述高速缓冲存储器的基本操作，其中，所述三个写入缓冲器包括：一个替换写缓冲器、一个写回缓冲器、以及一个存储缓冲器，所述基本操作包括：作废、写回、作废写回、锁定、使能、去使能、以及替换。
6.一种高速缓冲存储器的高速缓存块长度调整装置，其特征在于，包括：
第一调整模块，用于如果访问的数据或者指令在高速缓冲存储器中连续命中失败的次数大于第一预定阈值，则作废并清除所述高速缓冲存储器中所有的高速缓存块，去使能所述高速缓冲存储器，将所述高速缓冲存储器中的所有高速缓存块长度调整为小于当前长度值的第一预设长度值，并使能所述高速缓冲存储器；
第二调整模块，用于如果访问数据或者指令时，在所述高速缓冲存储器中连续进行内容填充的次数大于第二预定阈值且每次进行内容填充后整个高速缓存块里的数据和指令都会被顺序访问，则作废并清除所述高速缓冲存储器中所有的高速缓存块，去使能所述高速缓冲存储器，将所述高速缓冲存储器中的所有高速缓存块长度调整为大于当前长度值的第二预设长度值，并使能所述高速缓冲存储器。
7.如权利要求6所述的装置，其特征在于，所述第一调整模块具体用于：
通过硬件自动进行调整的方式将所述高速缓冲存储器中的所有高速缓存块长度调整为小于当前长度值的第一预设长度值；或者，
通过软件控制寄存器进行调整的方式将所述高速缓冲存储器中的所有高速缓存块长度调整为小于当前长度值的第一预设长度值。
8.如权利要求6所述的装置，其特征在于，所述第二调整模块具体用于：
通过硬件自动进行调整的方式将所述高速缓冲存储器中的所有高速缓存块长度调整为大于当前长度值的第二预设长度值；或者，
通过软件控制寄存器进行调整的方式将所述高速缓冲存储器中的所有高速缓存块长度调整为大于当前长度值的第二预设长度值。
9.如权利要求6至8中任一项所述的装置，其特征在于，所述高速缓冲存储器采用组相联的存放映射关系，并采用伪随机和顺序替换的替换策略。
10.如权利要求6至8中任一项所述的装置，其特征在于，所述装置还包括：
第一处理模块，用于如果存在三个设置为最大高速缓存块长度的写入缓冲器，则使用所述三个写入缓冲器支持所述高速缓冲存储器的基本操作，其中，所述三个写入缓冲器包括：一个替换写缓冲器、一个写回缓冲器、以及一个存储缓冲器，所述基本操作包括：作废、写回、作废写回、锁定、使能、去使能、以及替换；
第二处理模块，用于如果所述三个写入缓冲器没有设置为最大高速缓存块长度，则使用所述三个写入缓冲器的低地址空间支持所述高速缓冲存储器的基本操作，其中，所述三个写入缓冲器包括：一个替换写缓冲器、一个写回缓冲器、以及一个存储缓冲器，所述基本操作包括：作废、写回、作废写回、锁定、使能、去使能、以及替换。
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Application publication date: 20140507

Assignee: Xi'an Chris Semiconductor Technology Co. Ltd.

Assignor: SHENZHEN ZTE MICROELECTRONICS TECHNOLOGY CO., LTD.

Contract record no.: 2019440020036

Denomination of invention: High-speed cache block length adjusting method and device of high-speed cache memory

Granted publication date: 20170908

License type: Common License

Record date: 20190619