CN103765345A - 用于降低平台中空闲链路功率的方法和装置 - Google Patents

用于降低平台中空闲链路功率的方法和装置 Download PDF

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Abstract

一种用于降低平台中的空闲链路功率的方法和装置。在本发明的一个实施例中，所述平台中的主机以及其耦接的端点分别具有允许所述主机以及其耦接的端点中的高速链路电路的禁用的低功率空闲链路状态。在本发明的一个实施例中，由于所述主机以及其耦接的端点能够关闭它们的高速链路电路，因此这允许所述平台降低其空闲功率。

Description

用于降低平台中空闲链路功率的方法和装置
技术领域
本发明涉及平台，并且更具体但非排它地涉及用于降低平台中空闲链路功率的方法和装置。
背景技术
高速串行通信链路经常用于平台中以便提供快速数据访问。然而，这些高速的串行通信链路经常要求高空闲功率。在诸如手持和平板电脑的功率敏感的平台中，由于高空闲功率要求，高速串行通信链路可能不适合。
附图说明
通过以下对本主题的详细描述，本发明实施例的特征和优势将变得明显，其中：
图1说明了根据本发明一个实施例的平台的框图；
图2说明了根据本发明一个实施例的主机设备和端点设备的框图；
图3说明了根据本发明一个实施例的链路状态的框图；
图4说明了根据本发明一个实施例的上游端口发起的链路状态退出的时序图；
图5说明了根据本发明一个实施例的下游端口发起的链路状态退出的时序图；
图6说明了根据本发明一个实施例的上游端口发起的链路状态退出的时序图；
图7说明了根据本发明一个实施例的下游端口发起的链路状态退出的时序图；
图8说明了根据本发明一个实施例用于实现本文公开的方法的***。
具体实施方式
在附图中通过示例而非限制的方式说明了本文描述的本发明的实施例。为了说明的简单与清晰，图中说明的元素不必按比例绘制。例如，为了清晰起见，一些元件的尺寸可以相对于其它元件被放大。此外，在被认为合适的情况下，在附图中重复附图标记以便指示相对应或类似的元件。
在说明书中对本发明“一个实施例”或“实施例”的引述意味着结合所述实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，贯穿本说明书多处出现的短语“在一个实施例中”不必全部指代相同的实施例。
术语“上游”和“下游”用于说明在本发明一个实施例的平台中业务或数据流的方向，并且并不意在是限制性的。术语“上游”和“下游”在本发明的另一实施例中可以互换。在不影响本发明的工作的情况下，可以使用用于描述平台中的业务或数据流的方向的其它术语。
本发明的实施例提供用于降低平台中空闲功率的方法和装置。在本发明的一个实施例中，平台中的主机以及其耦接的端点分别具有低功率空闲链路状态，其允许主机以及其耦接的端点二者中的高速链路电路的禁用。在本发明的一个实施例中，由于主机设备以及其耦接的端点二者能够关闭它们的高速链路电路，因此这允许平台降低其空闲链路功率。所述高速链路电路的禁用包括但不局限于：电压输入的功率门控、切断输入时钟以及用于降低高速链路电路功率的功耗的任何其它技术。
在本发明的一个实施例中，低功率空闲链路状态是现有的低功率链路状态的子状态。在本发明的另一实施例中，所述低功率空闲链路作为所述平台的新链路状态而被添加。所述平台包括但不局限于：台式计算机、膝上型计算机、上网本计算机、手持计算机、平板计算机、笔记本计算机、个人数字助理（PDA）、服务器、工作站、蜂窝电话、智能手机、移动计算设备、互联网装置或任何其它类型的计算设备。
图1说明了根据本发明一个实施例的平台105的框图100。在本发明的一个实施例中，平台105至少部分地符合***部件互连（PCI）高速（PCIe）标准或由PCI特别兴趣组（PCI-SIG）维持的规范。在本发明的一个实施例中，所述平台至少部分地符合高级配置与功率接口规范（ACPI标准，“高级配置与功率接口规范”，版本4.0a，2010年4月5日出版）。在本发明的另一实施例中，所述平台至少部分地符合ACPI标准的早期和/或未来版本。
在本发明的一个实施例中，平台105具有耦接到根组件120的处理核心110。根组件120与总线140和存储器130耦接并且支持三个根端口142、144和146。根端口142、144和146分别经由PCIe通信链路152、154和156与PCIe端点设备1-3160、162和164耦接。在本发明的一个实施例中，每一个根端口142、144和146具有与PCIe端点设备1-3160、162和164的各自下游端口耦接的上游端口。
在本发明的一个实施例中，根组件120代表处理器核心110生成事务请求。在本发明的一个实施例中，根组件120与处理核心120集成。在本发明的另一实施例中，根组件120支持多于三个根端口。在本发明的又一实施例中，根组件120支持少于三个根端口。
在本发明的一个实施例中，根端口142、144和146及其各自的PCIe端点设备1-3160、162和164中的每一个支持允许其高速电路的禁用的低功率空闲链路状态。在本发明的一个实施例中，根端口142、144和146及其各自的PCIe端点设备1-3160、162和164中的每一个能够通过发送指示来发起到低功率空闲链路状态的进入或转换。
在本发明的一个实施例中，根端口以及其耦接的PCIe端点设备之间的边带信号用于指示平台105是否将转换到低功率空闲链路状态。例如，在本发明的一个实施例中，已经存在于平台105中的每一个连接对中的边带信号被重新目的化或重新配置为平台105是否将转换到低功率空闲链路状态的指示。由于当重新目的化现有的边带信号时不要求新的引脚，因此存在非常低的增加代价来支持低功率空闲链路状态。所述边带信号包括但不局限于：CLKREQ#信号、WAKE#信号、保留信号以及能够在不影响根端口以及其耦接的PCIe端点设备之间的通信的情况下被重新目的化的任意信号。
在本发明的另一实施例中，根端口以及其耦接的PCIe端点设备之间的带外信号用于平台105是否将转换到低功率空闲链路状态的指示。所述带外信号包括但不局限于：***管理总线（SMBus）、IC间（I2C）总线或任何其它通信协议。
图1并不意味着是限制性的并且仅用作至少部分地符合PCIe标准的本发明的一个实施例。相关领域的普通技术人员将容易地意识到如何使本发明的工作适应于其它高速串行通信协议，并且将不在此进行描述。
图2说明了根据本发明一个实施例的主机设备210和端点设备230的框图200。为了清晰起见，将主机设备210和端点设备230说明为至少部分地符合PCIe标准。图2说明了在本发明的一个实施例中，如何将作为从主机设备210到端点设备230的单向漏极开路信号的时钟请求（CLKREQ#）信号（图2中未示出）重新目的化为双向漏极开路信号时钟请求（CLKREQ#）信号252。在本发明的一个实施例中，主机设备210和端点设备230二者使用双向CLKREQ#信号252来指示其想要进入低功率空闲状态。
在本发明的一个实施例中，主机设备210具有与端点设备230中的下游端口240可通信地耦接的上游端口220。在本发明的一个实施例中，上游端口220具有链路功率管理（PM）控制逻辑222、电气空闲（EI）退出检测电路226、参考时钟（CLK）源224、发射机（TX）电路227和接收机（RX）电路228。在本发明的一个实施例中，下游端口240具有链路功率管理（PM）控制逻辑242、发射机（TX）电路227和接收机（RX）电路228。
上游端口220的参考CLK源224经由双向CLKREQ#信号252和参考时钟信号254与参考CLK宿244耦接。交流（AC）耦接的数据信号传送250说明了上游端口220的TX电路227和下游端口240的RX电路247之间的AC共模差分信号传送，以及下游端口240的TX电路248和上游端口220的RX电路228之间的AC共模差分信号传送。
上游端口220和下游端口240的每一个的高速链路电路包括但不局限于：TX电路、RX电路、锁相环（PLL）以及对于上游端口220和下游端口240之间的高速通信所要求的任何其它电路或逻辑。
在本发明的一个实施例中，当上游端口220和下游端口240进入低功率空闲链路状态时，高速链路电路能够被禁用。例如，在本发明的一个实施例中，上游端口220中的参考CLK源224中的PLL在低功率空闲链路状态中被禁用。在本发明的一个实施例中，上游端口220中的TX电路227和RX电路228以及下游端口240中的TX电路248和RX电路247在低功率空闲链路状态中被禁用。
在本发明的另一实施例中，上游端口220的TX电路227和下游端口240的RX电路247之间的AC共模差分信号传送以及下游端口240的TX电路248和上游端口220的RX电路228之间的AC共模差分信号传送在低功率空闲链路状态下被禁用。
在本发明的一个实施例中，可以使用在低功率空闲链路状态中禁用主机设备210和端点设备230中的各种部件的不同组合。在本发明的一个实施例中，低功率空闲链路状态被定义为链路训练状态状态机（LTSSM）的子状态。在本发明的一个实施例中，定义了两个子状态，链路1关闭（L1.OFF）链路状态和链路1睡眠（L1.SNOOZ）链路状态。
在本发明的一个实施例中，在L1.OFF链路状态中，高速链路电路的TX电路、RX电路、PLL和AC共模保持器被完全地功率门控或禁用。在本发明的一个实施例中，在L1.SNOOZ链路状态中，高速链路电路的TX电路、RX电路、PLL被完全地功率门控或禁用，但是高速链路电路的AC共模保持器被启用以便维持差分信号传送的AC共模电压。
在图2中，为了说明的清晰性，在本发明的一个实施例中，假设使与端口相关联的RX和TX电路以及PLL被功率门控同时维持所有端口环境是可能的。如果当与端口相关联的RX和TX电路以及PLL被功率门控或禁用时维持所有端口环境是不可能的，则相关领域的普通技术人员将了解到当与端口相关联的RX和TX电路以及PLL被禁用时如何增加附加的逻辑以便维持所有端口环境，并且这里将不进行描述。
图3说明了根据本发明一个实施例的链路状态的框图300。为了说明的清晰性，参照图2来讨论图3。链路状态L1330说明了本发明的一个实施例，其中，在本发明的一个实施例中，其具有两个低功率空闲子状态：L1.OFF链路状态380和L1.SNOOZ链路状态360。
L0状态310是其中能够发射和接收数据和控制分组的正常操作状态。在本发明的一个实施例中，所有功率管理状态从L0状态310进入。当接收到功率管理L1链路状态请求时，平台转换到L2链路状态330。现有的L1链路状态350是在LTSSM中定义的L1状态。在本发明的一个实施例中，平台转换到现有的L1链路状态350以便维持所有端口环境。
在本发明的一个实施例中，在步骤340中，平台检查链路状态策略以便确定其是否应该保持在现有的L1链路状态350或者转换到L1.SNOOZ链路状态360或L1.OFF链路状态380。所述链路状态策略以上/下游端口的服务时延要求以及关于上/下游端口的空闲持续时间信息为基础但是并不局限于此。在本发明的一个实施例中，主机或上游端口的链路状态策略动态地确定要进入哪一个低功率空闲状态。在本发明的一个实施例中，端点设备或下游端口的链路状态策略确定用于发送到主机或上游端口的指导原则和约束。
例如，在本发明的一个实施例中，根端口和端点设备二者支持时延容忍报告（LTR）。在本发明的一个实施例中，上游端口中的根端口从端点设备接收LTR消息。在本发明的另一实施例中，端点设备从上游端口中的根端口接收LTR消息。
所述LTR消息包括但不局限于上/下游端口的服务时延要求。在本发明的一个实施例中，根端口的链路状态策略使用下游端口的最后公布的服务时延要求。在本发明的另一实施例中，下游端口的链路状态策略使用根端口的最后公布的服务时延要求。
在本发明的另一实施例中，链路状态策略使用估计或计划的空闲持续时间以便确定要进入哪一个低功率空闲链路状态。例如，在本发明的一个实施例中，当链路状态策略确定空闲持续时间为短时，它将平台设置或者保持在现有的L1链路状态350。本发明一个实施例中，当链路状态策略确定空闲持续时间为长时，它以服务时延要求为基础将平台转换到L1.OFF链路状态380或L1.SNOOZ链路状态360。
在本发明的一个实施例中，平台具有在上游端口和端点设备中检测并且启用低功率空闲链路状态的能力。例如，在本发明的一个实施例中，上游端口和端点设备二者具有配置寄存器以便指示其是否支持低功率空闲链接状态。在本发明的另一实施例中，上游端口和端点设备使用自举电路以便指示是否支持低功率空闲链路状态。在本发明的又一实施例中，上游端口和端点设备使用非易失性存储设备或存储器以便指示是否支持低功率空闲链路状态。相关领域的普通技术人员将容易认识到如何使用启用低功率空闲链路状态的其它方法，并且这里将不进行描述。
在本发明的一个实施例中，在步骤340中，平台检查从LTR接收到的下游端口的服务时延要求是否大于阈值LTR_L1OFF_THRESHOLD以及L1.OFF链路状态380是否被启用。在本发明的另一实施例中，在步骤340中，平台检查从LTR接收到的上游端口的服务时延要求是否大于阈值LTR_L1OFF_THRESHOLD以及L1.OFF链路状态380是否被启用。在本发明的一个实施例中，LTR_L1OFF_THRESHOLD被存储在根端口和端点设备中的寄存器中。
如果从LTR接收到的上/下游端口的服务时延要求大于阈值LTR_L1OFF_THRESHOLD并且L1.OFF链路状态380被启用，则平台转换到L1.OFF链路状态380。在本发明的一个实施例中，平台通过禁用所有高速链路电路而转换到L1.OFF链路状态380，以便实现最大节能。
如果从LTR接收到的上/下游端口的服务时延要求小于阈值LTR_L1OFF_THRESHOLD或者L1.OFF链路状态380没有被启用，则平台转换到L1.SNOOZ链路状态360。
在本发明的一个实施例中，当高速链路电路的TX电路、RX电路、PLL被完全地功率门控或禁用，但是高速链路电路的AC共模保持器被启用以便维持差分信号传送的AC共模电压时，L1.SNOOZ链路状态360提供中级功率益处。通过维持差分信号传送的AC共模电压，L1.SNOOZ链路状态360与L1.OFF380链路状态相比需要更短的退出时延。在本发明的一个实施例中，L1.OFF链路状态380需要更长的退出时延，因为它被要求重建差分信号传送的AC共模电压。
在本发明的一个实施例中，L1.SNOOZ链路状态360经由现有的L1链路状态350转换到恢复链路状态320。在本发明的一个实施例中，L1.OFF链路状态380经由现有的L1链路状态350转换到恢复链路状态320。在本发明的一个实施例中，恢复链路状态320允许发射机和接收机发送和接收数据。恢复链路状态320也允许配置链路在需要时改变操作的速度数据率、重建位锁、符号锁或者块对齐以及通道间去漂移。
图4说明了根据本发明一个实施例的上游端口发起的链路状态退出的时序图或流程图400。为了说明的清晰性，参照图3来讨论图4。图4说明了从L0链路状态310、现有的L1链路状态350、L1.OFF链路状态380、现有的L1链路状态350、恢复链路状态320并且回到L0链路状态310的转换。在图4中，为了说明的清晰性，假设从LTR接收到的下游端口的服务时延要求大于阈值LTR_L1OFF_THRESHOLD并且L1.OFF链路状态被启用。
图4说明了上游端口状态410、下游端口状态420、上游端口CLKREQ#信号430、下游端口CLKREQ#信号440、双向CLKREQ#信号450以及参考时钟（REFCLK）460。在本发明的一个实施例中，所述CLKREQ#信号450是耦接在上游端口和下游端口之间的双向漏极开路信号。
上游端口CLKREQ#信号430在双向CLKREQ#信号450上示出了信号驱动的上游端口。下游端口CLKREQ#信号440在CLKREQ#信号450上示出了信号驱动的下游端口。在本发明的一个实施例中，双向CLKREQ#信号450与上拉电阻器耦接，当上游端口和下游端口没有将双向CLKREQ#信号450驱动为低时，该上拉电阻器将双向CLKREQ#信号450拉到逻辑1电压。
在流400的开始，上游端口状态410和下游端口状态420分别处于L0链路状态411和421。上游端口向下游端口发送功率管理L1状态转换请求（PM_L1_REQ）412并且转换到现有的L1链路状态413，为进入L1.OFF链路状态414做准备。在本发明的一个实施例中，现有的L1链路状态413维持所有端口环境。下游端口接收PM_L1_REQ412并且向上游端口发送PM确认（PM_ACK）422。在本发明的一个实施例中，下游端口转换到L1链路状态423。
下游端口不驱动下游端口CLKREQ#信号440，即，该信号保持为浮动或处于三态水平。如由信号431说明的，上游端口驱动或保持上游端口CLKREQ#信号430为低。当上游端口处于现有的L1链路状态413时，上游端口通过撤销上游端口CLKREQ#信号430而发起到L1.OFF链路状态414的转换，如由三态信号432说明的。
上游和下游端口对CLKREQ#信号450进行采样，并且当它确定CLKREQ#信号450被撤销或者不活跃时，上游和下游端口分别进入L1.OFF链路状态414和424。在等待最小Tpoweroff470的时间之后，在本发明的一个实施例中，上游和下游端口可以功率门控它们的物理层（PHY）电路。当下游端口对不活跃的双向CLKREQ#信号450进行采样时，它在时间Trefclk_off480内关闭链路REFCLK460。在本发明的一个实施例中，REFCLK460为有效461，直到它被关闭。
如果上游或者下游端口需要退出L1.OFF状态，则它使其各自的CLKREQ#信号430和440生效。在本发明的一个实施例中，如果下游端口正在发起从L1.OFF链路状态424的退出，则它驱动CLKREQ#信号440为低，直到该链路进入L0链路状态427。如果上游端口正在发起从L1.OFF链路状态414的退出，则它驱动CLKREQ#信号430，直到该链路进入恢复链路状态416。
如由信号433说明的，当上游端口驱动上游端口CLKREQ#信号430为低时，该上游端口发起从L1.OFF链路状态414的退出。当上游端口和下游端口二者处于L1.OFF链路状态414和424时，它们都监控CLKREQ#信号450。当上游端口和下游端口确定已经使双向CLKREQ#信号450生效时，它们执行从其L1.OFF链路状态的退出并且分别进入L1链路状态415和425。
在本发明的一个实施例中，上游和下游端口在对它们的PHY加电并且活动地驱动它们的链路接口之前，等待Tpowerup472的最小时间。当下游端口对被撤销的双向CLKREQ#信号450进行采样时，REFCLK460在Tpowerup472的最小时间内保持被门控或者禁用。Trefclk_on482说明了在REFCLK460变为有效462之前的时间量。
在本发明的一个实施例中，所有链路和PHY状态在L1.OFF链路状态414和424期间被维持并且在从L1.OFF链路状态414和424退出时被恢复。当REFCLK460变为有效462并且它们的PLL被锁定时，上游和下游端口分别进入恢复链路状态416和426。
在本发明的一个实施例中，由于没有维持TX共模，因此在从现有的L1链路状态415和425的退出期间的链路的电气状态可能不匹配PCIe标准L1退出规范。到退出恢复训练序列时重建TX共模。为了确保在进入L0链路状态427之前已经建立TX共模，下游端口LTSSM维持定时器并且不发送任何TS2训练序列，直到自从下游端口开始发射和接收TS1训练序列以来已经逝去了Tcommonmode474的最小时间。
图5说明了根据本发明一个实施例的下游端口发起的链路状态退出的时序图或流程图500。图5说明了一种场景，其中，如由信号533说明的，当上游端口驱动或使下游端口CLKREQ#信号540生效为低时，上游端口发起到L1.OFF链路状态514的进入，并且下游端口发起从L1.OFF链路状态524的退出。图5中的链路状态转换的工作与图4中的链路状态转换的工作类似，并且在此将不进行描述。
图6说明了根据本发明一个实施例的上游端口发起的链路状态退出的时序图或流程图600。为了说明的清晰性，参照图3来讨论图6。图6说明了从L0链路状态310、现有的L1链路状态350、L1.SNOOZ链路状态360、现有的L1链路状态350、恢复链路状态320并且回到L0链路状态310的转换。
在本发明的一个实施例中，当上/下游端口的服务时延要求小于LTR_L1OFF_THRESHOLD时，流程图600是适用的。例如，在本发明的一个实施例中，当由上游端口公布的Max Snooped或Non-Snooped LTR值小于LTR_L1OFF_THRESHOLD时，流程图600是适用的。
在本发明的一个实施例中，当L1.OFF没有被启用时，流程图600是适用的。在本发明的另一实施例中，该平台具有L1.SNOOZ启用功能并且当L1.SNOOZ没有被启用时，流程图600是适用的。L1.SNOOZ链路状态的启用特征通过但不局限于寄存器比特、非易失性存储介质等等实现。
图6说明了上游端口状态610、下游端口状态620、上游端口CLKREQ#信号630、下游端口CLKREQ#信号640、上/下游端口EI退出检测信号650、双向CLKREQ#信号660以及REFCLK670。
在流程图600的开始，上游端口状态610和下游端口状态620分别处于L0链路状态611和621。上游端口向下游端口发送PM_L1_REQ612并且转换到现有的L1链路状态613。下游端口接收PM_L1_REQ612并且向上游端口发送PM_ACK622。下游端口转换到现有的L1链路状态623。
下游端口不驱动下游端口CLKREQ#信号640，即，该信号保持为浮动或处于三态水平。上游端口驱动或保持上游端口CLKREQ#信号630为低，如由信号631说明的。在现有的L1链路状态613和623中，以PCIe规范为基础来维持链路电气状态。当上游端口处于现有的L1链路状态613时，如由三态信号432说明的，该上游端口通过撤销上游端口CLKREQ#信号630来发起到L1.SNOOZ链路状态614的转换。
当上游端口CLKREQ#信号630和下游端口CLKREQ#信号640的输出驱动器二者被关闭时，双向CLKREQ#信号660上的上拉电阻器将双向CLKREQ#信号640上的电压拉到逻辑1电压。
上游端口和下游端口对CLKREQ#信号660进行采样，并且当它确定CLKREQ#信号660被撤销或者不活跃时，该上游端口和下游端口分别进入L1.SNOOZ链路状态614和624。在本发明的一个实施例中，如由信号652说明的，当上游端口和下游端口分别进入L1.SNOOZ链路状态614和624时，该上游端口和下游端口二者关闭它们的EI退出检测电路。在本发明的一个实施例中，当上游端口和下游端口进入L1.SNOOZ链路状态614和624时，该上游端口和下游端口使维持TX共模电压所不需要的任何活动逻辑掉电。在本发明的一个实施例中，当它们进入L1.SNOOZ链路状态614和624时，可能关闭REFCLK。
如果上游端口或者下游端口需要退出L1.SNOOZ状态，则它使它们各自的CLKREQ#信号630和640生效。在本发明的一个实施例中，如果下游端口正在发起从L1.SNOOZ链路状态624的退出，则它驱动下游端口CLKREQ#信号640为低，直到该链路进入L0链路状态627。如果上游端口正在发起从L1.SNOOZ链路状态614的退出，则它驱动上游端口CLKREQ#信号630为低，直到该链路已经通过L0链路状态617并且重新进入下一个现有的L1链路状态。
如由信号633说明的，当上游端口驱动上游端口CLKREQ#信号630为低时，该上游端口发起从L1.SNOOZ链路状态614的退出。当上游端口和下游端口处于L1.SNOOZ链路状态614和624中时，该上游端口和下游端口二者监控CLKREQ#信号660。当上游端口和下游端口确定双向CLKREQ#信号660已经被生效时，它们执行从L1.SNOOZ链路状态的退出并且分别进入现有的L1链路状态615和625。在本发明的一个实施例中，如由信号653说明的，上游端口和下游端口启用EI退出检测电路。在本发明的一个实施例中，如由有效信号672说明的，上游端口接通它的REFCLK活动性检测电路。
图7说明了根据本发明一个实施例的下游端口发起的链路状态退出的时序图或流程图700。图7说明一种场景，其中上游端口发起到L1.SNOOZ链路状态的进入，并且如由信号733说明的，当下游端口驱动或使下游端口CLKREQ#信号740生效为低时，该下游端口发起从L1.SNOOZ链路状态的退出。图7中的链路状态转换的工作与图6中的链路状态转换的工作类似，因此这里不进行描述。
图8说明了根据本发明一个实施例用于实现本文公开的方法的***或平台800。***800包括但不局限于：台式计算机、膝上型计算机、上网本计算机、手持计算机、平板计算机、笔记本计算机、个人数字助理（PDA）、服务器、工作站、蜂窝电话、智能手机、移动计算设备、互联网装置或任何其它类型的计算设备。在另一实施例中，用于实现本文公开的方法的***800可以是片上***（SOC）。
处理器810具有用于执行***800的指令的处理核心812。处理核心812包括但不局限于：用于取指令的预取逻辑、用于对指令进行解码的解码逻辑、用于执行指令的执行逻辑等等。处理器810具有用于高速缓存***800的指令和/或数据的高速缓存存储器816。在本发明的另一实施例中，高速缓存存储器816包括但不局限于：一级、二级和三级高速缓存存储器或者处理器810内的高速缓存存储器的任何其它配置。
存储器控制集线器（MCH）814执行启用处理器810以便访问包括易失性存储器832和/或非易失性存储器834的存储器830并且与其进行通信的功能。易失性存储器832包括但不局限于：同步动态随机存取存储器（SDRAM）、动态随机存取存储器（DRAM）、RAMBUS动态随机存取存储器（RDRAM）和/或其它类型的随机存取存储器设备。非易失性存储器834包括但不局限于：NAND闪速存储器、相变存储器（PCM）、只读存储器（ROM）、电可擦除可编程只读存储器（EEPROM）或其它类型的非易失性存储器设备。
存储器830存储将由处理器810执行的信息和指令。存储器830也可以在处理器810正在执行指令的同时存储临时变量或其它中间信息。芯片集820经由点到点（PtP）接口817和822与处理器810连接。在本发明的另一实施例中，芯片集820是平台控制集线器。在本发明的一个实施例中，I/O子***是平台控制集线器的一部分。
芯片集820启用处理器810以便连接到***800中的其它模块。在本发明的一个实施例中，接口817和822根据诸如快速通道互联(QPI)等等的PtP通信协议进行操作。芯片集820连接到显示设备840，该显示设备840包括但不局限于：液晶显示器（LCD）、阴极射线管（CRT）显示器或任何其它形式的视觉显示设备。
此外，芯片集820连接到互联各种模块874、880、882、884和886的一条或多条总线850和860。如果在总线速度或通信协议中存在不匹配，则总线850和860可以经由总线桥872互连到一起。芯片集820与非易失性存储器880、海量存储设备882、键盘/鼠标884和网络接口886耦接并且不局限于这些。海量存储设备882包括但不局限于：固态驱动、硬盘驱动、通用串行总线闪存驱动或任何其它形式的计算机数据存储介质。网络接口886使用包括但不局限于以太网接口、通用串行总线（USB）接口、***部件互连（PCI）高速接口、无线接口和/或任何其它适合类型的接口的任何类型的公知网络接口标准实现。所述无线接口根据IEEE802.11标准及其相关族系、家庭插电联盟AV（HPAV）、超宽带（UWB）、蓝牙、WiMax或任何形式的无线通信协议进行操作但是不局限于这些。
尽管将图8所示的模式描述为***800内的单独模块，但是可以将由这些模块中的一些执行的功能集成在单个半导体电路内或者可以使用两个或更多个分离的集成电路实现。例如，尽管将高速缓存存储器816描述为处理器810内的单独的模块，但是高速缓存存储器816可以被分别结合在处理器核心812中。在本发明的另一实施例中，***800可以包括多于一个处理器/处理核心。
本文公开的方法可以在硬件、软件、固件或它们的任意其它组合中实现。尽管描述了所公开的主题的实施例的示例，但是相关领域的普通技术人员将容易理解到，可以可选地使用实现所公开的主题的许多其它方法。在先前的描述中，已经描述了所公开的主题的各个方面。为了解释的目的，阐述了具体的数字、***和配置以便提供对所述主题的全面理解。然而，对于受益于本公开的相关领域的普通技术人员来说显而易见的是，可以在不具有所述具体细节的情况下来实践本主题。
本文使用的术语“可操作”意味着当设备或***在断电状态下，该设备、***、协议等等对于其期望的功能能够操作或者适合操作。所公开的主题的各种实施例可以在硬件、固件、软件或它们的组合中实现，并且可以通过参照或结合诸如指令、函数、过程、数据结构、逻辑、应用程序、用于设计的模拟、仿真和制造的设计表示或者格式等等的程序代码来描述，其中当由机器访问时，该程序代码使所述机器执行任务、定义抽象数据类型或底层硬件环境或者产生结果。
附图中示出的技术可以使用在诸如通用计算机或计算设备的一个或多个计算设备上存储并且执行的代码和数据来实现。这样的计算设备使用诸如机器可读存储介质（例如，磁盘、光盘、随机存取存储器、只读存储器、闪速存储设备、相变存储器）的可读存储介质和机器可读通信介质（例如，电、光、声或其它形式的传播信号，例如载波、红外信号、数字信号等等）来存储和通信（在内部或者通过网络与其它计算设备）代码和数据。
尽管已经参照示例实施例描述了所公开的主题，但是该描述并不意在被在限制的意义上进行构筑。说明性实施例的各种修改以及该主题的其它实施例对于所公开的主题所属领域的技术人员来说是显而易见的，并且认为这些修改和其它实施例位于所公开的主题的范围内。

Claims (20)

1.一种装置，包括：
逻辑，用于：
确定所述装置是否处于第一链路状态；
确定是否对确定所述装置处于所述第一链路状态做出响应而已经接收到所述装置将转换到第二链路状态的指示；以及
对确定已经接收到所述指示做出响应而从所述第一链路状态转换到所述第二链路状态。
2.如权利要求1所述的装置，其中，所述用于从所述第一链路状态转换到所述第二链路状态的逻辑用于：
禁用接收机电路、发射机电路、锁相环（PLL）、电气空闲（EI）退出检测电路和交流（AC）共模电路中的一个或多个。
3.如权利要求1所述的装置，其中，所述第二链路状态比所述第一链路状态消耗更少的功率。
4.如权利要求1所述的装置，其中，所述逻辑是上游端口的一部分，其中，所述指示包括与所述上游端口和下游端口耦接的信号，并且其中，所述用于确定是否已经接收到所述装置将转换到所述第二链路状态的所述指示的逻辑用于确定是否已经使所述信号的设置生效。
5.如权利要求1所述的装置，其中，所述逻辑是上游端口的一部分，并且其中，所述逻辑进一步用于：
确定与所述上游端口耦接的下游端口的服务时延要求是否小于一阈值；并且
其中，所述用于对确定已经接收到所述指示做出响应而从所述第一链路状态转换到所述第二链路状态的逻辑用于：
对确定已经接收到所述指示并且确定与所述上游端口耦接的所述下游端口的所述服务时延要求小于所述阈值做出响应，而从所述第一链路状态转换到所述第二链路状态。
6.如权利要求1所述的装置，其中，所述装置至少部分地符合***部件接口高速（PCIe）标准。
7.一种装置，包括：
上游端口，用于：
确定与所述上游端口耦接的下游端口的服务时延要求是否小于一阈值；并且
对确定与所述上游端口耦接的所述下游端口的所述服务时延要求小于所述阈值做出响应，而从第一链路状态转换到第二链路状态。
8.如权利要求7所述的装置，其中，用于从所述第一链路状态转换到所述第二链路状态的所述上游端口用于：
禁用上游端口的交流（AC）共模电路。
9.如权利要求8所述的装置，其中，所述上游端口进一步用于：
禁用接收机电路、发射机电路、电气空闲（EI）退出检测电路和参考时钟信号中的一个或多个。
10.如权利要求7所述的装置，其中，所述上游端口进一步用于：
确定是否已经接收到所述装置将转换到所述第二链路状态的指示，并且
其中，所述用于对确定与所述上游端口耦接的所述下游端口的所述服务时延要求小于所述阈值做出响应而从所述第一链路状态转换到所述第二链路状态的上游端口用于：
对确定与所述上游端口耦接的所述下游端口的所述服务时延要求小于所述阈值并且确定已经接收到所述装置将转换到所述第二链路状态的所述指示做出响应，而从所述第一链路状态转换到所述第二链路状态。
11.如权利要求10所述的装置，其中，所述指示包括与所述上游端口和所述下游端口耦接的信号，并且其中，所述用于确定是否已经接收到所述装置将转换到所述第二链路状态的所述指示的所述上游端口用于确定是否已经使所述信号的设置生效。
12.如权利要求7所述的装置，其中，所述装置至少部分地符合***部件接口高速（PCIe）标准。
13.如权利要求12所述的装置，其中，所述上游端口进一步用于：
从所述下游端口接收时延容忍报告（LTR）消息，其中，下游端口要求的所述服务时延要求是所述LTR消息的一部分。
14.一种方法，包括：
确定一装置是否处于第一链路状态；
确定是否对确定所述装置处于所述第一链路状态做出响应而已经接收到所述装置将转换到第二链路状态的指示；以及
对确定已经接收到所述指示做出响应而从所述第一链路状态转换到所述第二链路状态。
15.如权利要求14所述的方法，其中，对确定已经接收到所述指示做出响应而从所述第一链路状态转换到所述第二链路状态包括：
禁用接收机电路、发射机电路、锁相环（PLL）、电气空闲（EI）退出检测电路和交流（AC）共模电路中的一个或多个。
16.如权利要求14所述的方法，其中，所述第二链路状态比所述第一链路状态消耗更少的功率。
17.如权利要求14所述的方法，其中，确定是否对确定所述装置处于所述第一链路状态做出响应而已经接收到所述装置将转换到所述第二链路状态的所述指示包括是否已经使信号的设置生效。
18.如权利要求14所述的方法，其中，所述方法通过上游端口执行，并且所述方法进一步包括：
通过所述上游端口确定与上游端口耦接的下游端口的服务时延要求是否小于一阈值；并且
其中，对确定已经接收到所述指示做出响应而从所述第一链路状态转换到所述第二链路状态包括：
对确定已经接收到所述指示并且确定与所述上游端口耦接的所述下游端口的所述服务时延要求小于所述阈值做出响应而从所述第一链路状态转换到所述第二链路状态。
19.如权利要求18所述的方法，进一步包括：
从所述下游端口接收时延容忍报告（LTR）消息，其中，下游端口要求的所述服务时延要求是所述LTR消息的一部分。
20.如权利要求14所述的方法，其中，所述装置至少部分地符合***部件接口高速（PCIe）标准。
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