CN103763089A - 多核高速dac同步发送iq调制信号的装置及方法 - Google Patents

Abstract

本发明公开了一种多核高速DAC同步发送IQ调制信号的装置及方法，其中的装置包括第一、第二互联单元和同步时钟源，第一上位机向第一互联单元发送I、Q两路的同步控制信号，第一数字芯片将该同步控制信号采样后输出同步信号环回给自己，并同时输出该同步信号的反向给第二数字芯片，第一数字芯片配置为收到同步信号为高则从地址0开始读出发送数据，第二数字芯片配置为收到同步信号为低则从地址0开始读出发送数据。本发明，实现了用两套数字芯片连接高速多核DAC作为光通信***的发送设备，数据能正确的输入多核DAC进行转换，实现最高达到32G/s的采样率，并且IQ两路数据能精准的同步发出，解决了通信***中的一个重要难题。

Description

多核高速DAC同步发送IQ调制信号的装置及方法

技术领域

本发明涉及光通信***，具体涉及多核高速DAC同步发送IQ调制信号的装置及方法。

背景技术

如今，相干光通信技术迅速发展，通信***的容量一再提升。但是，发送***中的DAC（数字/模拟转换）器件却一直是***速率提升的瓶颈。

为了提升DAC的转换速率，通常的作法是采用2套数字芯片加多核DAC的互联设备分别发送I路和Q路数据。这样的方案，首先两套DAC发送的数据之间必须进行IQ同步。其次，采用多核DAC，如一个32GS/s采样率的DAC由4个8Gb/s采样率的DAC核拼接而成。若每个DAC的精度为6bit/s，则DAC同数字芯片的数据接口连线多达24条，而这每套设备内部的24条数据线之间也必需达到同步才能使DAC得以正确工作，并使得该相干通信发送***实现正常的数据发送。

因此，如何使得多路DAC在输出数据时达到同步是该研究领域急待解决的一个难题。

发明内容

本发明所要解决的技术问题是如何实现发送IQ调制信号的多核DAC装置同步对齐的问题。

为了解决上述技术问题，本发明所采用的技术方案是提供一种多核高速DAC同步发送IQ调制信号的装置，包括：

第一互联单元，其上设有第一数字芯片和第一高速多核DAC，第一互联单元接收第一上位机发出的第一数字信号，并通过第一数字芯片和第一高速多核DAC转换为第一模拟信号后，输出I路数据；

第二互联单元，其上设有第二数字芯片和第二高速多核DAC，第二互联单元接收第二上位机发出的第二数字信号，并通过第二数字芯片和第二高速多核DAC转换为第二模拟信号后，输出Q路数据；

同步时钟源，输出两路同步时钟信号分别给第一、第二数字芯片和第一、第二高速多核DAC；

第一上位机向第一互联单元发送I、Q两路的同步控制信号，第一数字芯片将该同步控制信号采样后输出同步信号环回给自己，并同时输出该同步信号的反向给第二数字芯片，第一数字芯片配置为收到同步信号为高则从地址0开始读出发送数据，第二数字芯片配置为收到同步信号为低则从地址0开始读出发送数据。

在上述装置中，第一数字芯片和第一高速多核DAC之间的所有互联线采用等长的匹配线，第一、第二高速多核DAC输出的I、Q两路数据也采用等长的铜轴线。

在上述装置中，第一、第二互联单元分别经过相互同步及内部数据间同步后，将数字信号转换为模拟信号输出。

在上述装置中，第一互联单元中连接自己和连接第二互联单元的同步信号的信号线必须严格等长。

在本发明还提供了一种多核高速DAC同步发送IQ调制信号的方法，包括以下步骤：

使同步时钟源供给两个DAC的时钟保持高电平状态，在第一、第二高速多核DAC重起后再输出正常的同步时钟信号，使得第一、第二高速多核DAC内部状态完全同步以便两个DAC内部可以产生完全同步的数据；

第一上位机首先向第一互联单元发送I、Q两路的同步控制信号，第一数字芯片将该信号采样后输出同步控制信号环回给自己，并同时输出该同步控制信号的信号的反向给第二数字芯片，第一数字芯片配置为收到同步信号为高则从地址0开始读出发送数据，第二数字芯片配置为收到同步信号为低则从地址0开始读出发送数据。

在上述方法中，第一、第二互联单元分别对相应的数字芯片和多核高速DAC的多路数据通道进行同步，过程如下：

两个高速DAC内部产生同步的PRBS7数据，相应的数字芯片在每个与相应高速DAC互联的高速通道上发相同的PRBS7数据；

高速DAC选择其中一个通道为基准，计算其PRBS7数据同DAC内部PRBS7数据对齐所需延时，并将其延时周期数作为整体延时周期反馈给相应的数字芯片；

高速DAC同时计算其他所有通道对齐所选基准通道所需延时，并将各自通道的延时周期数反馈给相应的数字芯片；

相应的数字芯片对每个高速通道调整相同的整体延时周期，然后分别对每个高速通道调整各自的延时周期，以最终达到所有通道数据的相位同步；

数据同步完成后将发送PRBS7数据切换回发送普通数据状态，完成内部数据通道之间的同步。

本发明，实现了用两套数字芯片连接高速多核DAC作为光通信***的发送设备，数据能正确的输入多核DAC进行转换，实现最高达到32G/s的采样率，并且IQ两路数据能精准的同步发出，解决了通信***中的一个重要难题。

附图说明

图1为本发明提供的多核高速DAC同步发送IQ调制信号的装置结构示意图。

具体实施方式

下面结合附图对本发明做出详细的说明。

如图1所示，本发明提供的多核高速DAC同步发送IQ调制信号的装置包括第一互联单元10、第二互联单元20和同步时钟源30。

第一互联单元10上设有第一数字芯片11和第一高速多核DAC12，第一互联单元10的输入端连接第一上位机13，第一上位机13输入到第一互联单元10的数据通过第一数字芯片11和第一高速多核DAC12将数字信号转换为模拟信号并从输出端输出I路数据。

第二互联单元20上设有第二数字芯片21和第二高速多核DAC22，第二互联单元20的输入端连接第二上位机23，第二上位机23输入到第二互联单元20的数据通过第二数字芯片21和第二高速多核DAC22将数字信号转换为模拟信号并从输出端输出Q路数据。

同步时钟源30用于向第一、第二互联单元10、20提供同步时钟。

在本实施例中，同步时钟源输出两路16G的同步时钟分别给第一、第二高速多核DAC，同时输出两路同步的250M时钟给第一、第二数字芯片，此时每路数字芯片的高速串行接口最高可输出8G速率的数据，采用4核DAC，则可实现32G的采样率。为保证精度要求，数字芯片和DAC之间的所有互联线采用等长的匹配线以尽量保证每路数据从数字芯片到达DAC的延时相同。同时DAC输出的IQ两路数据也采用等长的铜轴线使IQ同步后的输出延时相同。

第一上位机13首先向第一互联单元10发送I、Q两路的同步控制信号Syn，第一数字芯片11将该信号采样后输出同步控制信号Syn环回给自己，并同时输出该同步控制信号Syn的反向给第二数字芯片21，第一数字芯片10收到同步信号Syn为高则从地址0开始读出发送数据，第二数字芯片21收到同步信号Syn为低则从地址0开始读出发送数据。

第一、第二互联单元分别经过相互同步及内部数据间同步后，将数字信号转换为模拟信号输出。

本发明提供的多核高速DAC同步发送IQ调制信号的方法如下：

（1）使同步时钟源供给两个DAC的时钟保持高电平状态，在第一、第二高速多核DAC重起后再输出正常的同步时钟信号，使得第一、第二高速多核DAC内部状态完全同步，以便两个DAC内部可以产生完全同步的数据。

（2）第一上位机首先向第一互联单元发送I、Q两路的同步控制信号，第一数字芯片将该信号采样后输出同步控制信号Syn环回给自己，并同时输出同步控制信号Syn的反向给第二数字芯片，第一互联单元中连接自己和连接第二互联单元的Syn信号线必须严格等长以保证可以同时到达第一、第二数字芯片，由于采用高精度的同步时钟源，使得该信号可以精确同步的被第一、第二数字芯片同时采样到，以控制两套互联单元同时从地址0开始发送数据，实现I、Q两路信号的数据同步从第一、第二数字芯片中发出。

第一、第二互联单元分别对相应的数字芯片和多核高速DAC的多路数据通道进行同步，过程如下：

两个高速DAC内部产生同步的PRBS7数据，相应的数字芯片在每个与相应高速DAC互联的高速通道上发相同的PRBS7数据；

高速DAC选择其中一个通道为基准，计算其PRBS7数据同DAC内部PRBS7数据对齐所需延时，并将其延时周期数作为整体延时周期反馈给相应的数字芯片；

高速DAC同时计算其他所有通道对齐所选基准通道所需延时，并将各自通道的延时周期数反馈给相应的数字芯片；

相应的数字芯片对每个高速通道调整相同的整体延时周期，然后分别对每个高速通道调整各自的延时周期，以最终达到所有通道数据的相位同步；

数据同步完成后将发送PRBS7数据切换回发送普通数据状态，完成内部数据通道之间的同步。

两套数字芯片接受相应上位机发送的数据并通过多通道同步输出给两套DAC。两套DAC同时接受到多通道的串行数据后进行串并转换，恢复并行数据后再转换成模拟信号同步输出。此时，即实现了IQ两路数据的同步发送功能。

本发明采用数字芯片连接高速多核DAC的方案作为通信***的高速收发设备，数字芯片可以是FPGA或者ASIC，完成数据的存储转发，及部分控制功能。IQ两路数据从上位机或处理器写入2块数字芯片，经数字芯片重组后由其高速接口分别送出给2块DAC，再由DAC转换为模拟信号输出。

本发明不局限于上述最佳实施方式，任何人应该得知在本发明的启示下作出的结构变化，凡是与本发明具有相同或相近的技术方案，均落入本发明的保护范围之内。

Claims (6)

1.多核高速DAC同步发送IQ调制信号的装置，其特征在于，包括： 

第一互联单元，其上设有第一数字芯片和第一高速多核DAC，第一互联单元接收第一上位机发出的第一数字信号，并通过第一数字芯片和第一高速多核DAC转换为第一模拟信号后，输出I路数据； 

第二互联单元，其上设有第二数字芯片和第二高速多核DAC，第二互联单元接收第二上位机发出的第二数字信号，并通过第二数字芯片和第二高速多核DAC转换为第二模拟信号后，输出Q路数据； 

同步时钟源，输出两路同步时钟信号分别给第一、第二数字芯片和第一、第二高速多核DAC； 

第一上位机向第一互联单元发送I、Q两路的同步控制信号，第一数字芯片将该同步控制信号采样后输出同步信号环回给自己，并同时输出该同步信号的反向给第二数字芯片，第一数字芯片配置为收到同步信号为高则从地址0开始读出发送数据，第二数字芯片配置为收到同步信号为低则从地址0开始读出发送数据。 

2.如权利要求1所述的装置，其特征在于，第一数字芯片和第一高速多核DAC之间的所有互联线采用等长的匹配线，第一、第二高速多核DAC输出的I、Q两路数据也采用等长的铜轴线。 

3.如权利要求1所述的装置，其特征在于，第一、第二互联单元分别经过相互同步及内部数据间同步后，将数字信号转换为模拟信号输出。 

4.如权利要求1所述的装置，其特征在于，第一互联单元中连接自己和连接第二互联单元的同步信号的信号线必须严格等长。 

5.多核高速DAC同步发送IQ调制信号的方法，其特征在于，包括以下步骤： 

使同步时钟源供给两个DAC的时钟保持高电平状态，在第一、第二高速多核DAC重起后再输出正常的同步时钟信号，使得第一、第二高速多核 DAC内部状态完全同步，以便两个DAC内部可以产生完全同步的数据； 

第一上位机首先向第一互联单元发送I、Q两路的同步控制信号，第一数字芯片将该信号采样后输出同步控制信号环回给自己，并同时输出该同步控制信号的反向给第二数字芯片，第一数字芯片配置为收到同步信号为高则从地址0开始读出发送数据，第二数字芯片配置为收到同步信号为低则从地址0开始读出发送数据。 

6.如权利要求6所述的方法，其特征在于，第一、第二互联单元分别对相应的数字芯片和多核高速DAC的多路数据通道进行同步，过程如下： 

两个高速DAC内部产生同步的PRBS7数据，相应的数字芯片在每个与相应高速DAC互联的高速通道上也发相同的PRBS7数据； 

高速DAC选择其中一个通道为基准，计算其PRBS7数据同DAC内部PRBS7数据对齐所需延时，并将其延时周期数作为整体延时周期反馈给相应的数字芯片； 

高速DAC同时计算其他所有通道对齐所选基准通道所需延时，并将各自通道的延时周期数反馈给相应的数字芯片； 

相应的数字芯片对每个高速通道调整相同的整体延时周期，然后分别对每个高速通道调整各自的延时周期，以最终达到所有通道数据的相位同步； 

数据同步完成后将发送PRBS7数据切换回发送普通数据状态，完成内部数据通道之间的同步。