CN103730429A - 封装结构 - Google Patents

封装结构 Download PDF

Info

Publication number
CN103730429A
CN103730429A CN201310653182.8A CN201310653182A CN103730429A CN 103730429 A CN103730429 A CN 103730429A CN 201310653182 A CN201310653182 A CN 201310653182A CN 103730429 A CN103730429 A CN 103730429A
Authority
CN
China
Prior art keywords
plastic packaging
packaging layer
layer
semiconductor chip
cover plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310653182.8A
Other languages
English (en)
Other versions
CN103730429B (zh
Inventor
陶玉娟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nantong Fujitsu Microelectronics Co Ltd
Original Assignee
Nantong Fujitsu Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nantong Fujitsu Microelectronics Co Ltd filed Critical Nantong Fujitsu Microelectronics Co Ltd
Priority to CN201310653182.8A priority Critical patent/CN103730429B/zh
Publication of CN103730429A publication Critical patent/CN103730429A/zh
Application granted granted Critical
Publication of CN103730429B publication Critical patent/CN103730429B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

一种封装结构，包括引线框架，引线框架上具有若干呈矩阵排布的承载单元和用于固定承载单元的中筋，承载单元具有若干分立的引脚，相邻引脚之间具有开口；预封面板，预封面板包括第一塑封层，第一塑封层内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片，所述半导体芯片表面上具有若干焊盘，所述焊盘上具有金属凸块；预封面板倒装在引线框架的第一表面上，使集成单元与承载单元对应，半导体芯片上的金属凸块与引脚的第一表面焊接在一起；填充满引脚之间的开口并填充所述预封面板与引线框架的第一表面之间空间的第二塑封层，第二塑封层暴露出引脚的第二表面。本发明的封装结构占据的体积较小，集成度提高。

Description

封装结构
技术领域
本发明涉及半导体封装领域，特别涉及一种封装结构。
背景技术
随着电子产品如手机、笔记本电脑等朝着小型化，便携式，超薄化，多媒体化以及满足大众需求的低成本方向发展，高密度、高性能、高可靠性和低成本的封装形式及其组装技术得到了快速的发展。与价格昂贵的BGA（BallGrid Array）等封装形式相比，近年来快速发展的新型封装技术，如四边扁平无引脚QFN（Quad Flat No-leadPackage）封装，由于其具有良好的热性能和电性能、尺寸小、成本低以及高生产率等众多的优点，引发了微电子封装技术领域的一场新的革命。
图1为现有的QFN封装结构的结构示意图，所述QFN封装结构包括：半导体芯片14，所述半导体芯片14上具有焊盘15；引脚16（引线框架），所述引脚16围绕所述半导体芯片14的四周排列；金属导线17，金属导线17将半导体芯片14的焊盘15与环绕所述半导体芯片14的引脚16电连接；塑封材料18，所述塑封材料18将半导体芯片15、金属线17和引脚16密封，引脚16的表面裸露在塑封材料的底面，通过引脚16实现半导体芯片14与外部电路的电连接。
现有的引线框封装只能针对单个的半导体芯片和引线框架的封装，封装效率较低。
发明内容
本发明解决的问题是怎样提高封装结构的封装效率。
为解决上述问题，本发明还提供了一种封装结构，包括：引线框架，所述引线框架包括第一表面和与第一表面相对的第二表面，所述引线框架上具有若干呈矩阵排布的承载单元和位于承载单元之间用于固定承载单元的中筋，每个承载单元具有若干分立的引脚，相邻引脚之间具有开口；预封面板，所述预封面板包括第一塑封层，第一塑封层内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片，所述半导体芯片表面上具有若干焊盘，第一塑封层暴露出半导体芯片上的焊盘，所述焊盘上具有金属凸块；预封面板倒装在引线框架的第一表面上，使预封面板中的集成单元与引线框架中的承载单元对应，集成单元的半导体芯片上的金属凸块与承载单元的引脚的第一表面焊接在一起，形成若干矩阵排布的封装单元；填充满引脚之间的开口并填充所述预封面板与引线框架的第一表面之间空间的第二塑封层，第二塑封层暴露出引脚的第二表面。
可选的，所述预封面板的第一塑封层上形成有线路整合层，所述线路整合层包括输入端、输出端和将输入端和输出端相连的多层线路，所述输入端与半导体芯片的焊盘相连接；在所述输出端上形成金属凸块。
可选的，所述预封面板的每个集成单元中还具有若干无源器件，所述无源器件的表面具有焊盘，无源器件位于半导体芯片一侧，第一塑封层暴露出无源器件上的焊盘。
可选的，所述线路整合层的输入端还与无源器件的焊盘相连。
可选的，每个集成单元中的半导体芯片的数量大于一个时，所述半导体芯片的种类相同或不相同。
可选的，所述开口包括相互贯穿的第一开口和第二开口，第一开口的宽度小于第二开口的宽度，相邻开口之间为引脚，所述半导体芯片上的金属凸块与引脚的远离第二开口的表面焊接在一起。
可选的，所述预封面板的相邻集成单元之间的部分第一塑封层内形成有若干分立的贯穿第一塑封层厚度的第一槽孔，所述第二塑封层还填充满所述第一槽孔。
可选的，所述承载单元之间的部分中筋中形成有若干分立的贯穿中筋厚度的第二槽孔，所述第二塑封层还填充满所述第一槽孔。
可选的，所述金属凸块为焊料层，或者所述金属凸块包括金属柱和位于金属柱上的焊料层。
可选的，还包括，在所述引脚的未被第二塑封层覆盖的第二表面上具有焊接层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的封装结构包括预封面板，预封面板内封装有多个半导体芯片，预封面板倒装在引脚上，将预封面板集成单元中的半导体芯片上金属凸块与引线框架的承载单元中的引脚的第一表面焊接在一起，相比现有的单个半导体芯片上的焊盘与引脚通过金属线连接的封装结构，本发明的封装结构实现多个半导体芯片与引脚的一体封装，提高了封装的效率，并且金属凸块的连接方式相比于金属线的连接方式，占据的横向的面积减小，有利于提高整个封装结构的集成度。
进一步，所述开口包括相互贯穿的第一开口和第二开口，所述第一开口的宽度小于第二开口的宽度，使得形成的引脚的第一表面的面积大于第二表面的面积，由于引脚的第一表面的面积较大，后续将预封面板上的金属凸块与引脚的第一表面焊接时，减小了焊接的工艺难度，引脚的第二表面的面积较小，使得相邻引脚的第二表面之间的距离较大，当将引脚的第二表面与外部电路相连时，防止相邻引脚之间的短路，另外，第一开口和第二开口的宽度不一样，在第一开口和第二开口中填充满塑封材料时，使得引脚与塑封层的接触面的数量增多，引脚不容易从塑封材料中脱落。
进一步，本发明的封装结构实现了无源器件与半导体芯片与引脚的一体封装。
进一步，在预封面板的相邻集成单元之间的部分第一塑封层内具有若干分立的贯穿第一塑封层厚度的第一槽孔。在封装的过程中，第一槽孔的存在，一方面，所述第一槽孔释放预封面板中积聚的应力，减小预封面板的翘曲效应；另一方面，在将预封面板倒装在引线框架上，将集成单元中的半导体芯片上的金属凸块与引线框架的承载单元中的引脚的第一表面焊接在一起，形成填充满引脚之间的开口并填充所述预封面板与引线框架的第一表面之间空间的第二塑封层，由于预封面板中的第一槽孔与引线框架的第一表面和预封面板之间的空间是相通的，有利于塑封材料填充时的排气，增强了塑封材料的流动性，从而防止在第二塑封层中产生空隙缺陷；再一方面，所述第一槽孔位于相邻集成单元之间的第一塑封层内不会占据额外的空间；再一方面，形成第二塑封层时，第二塑封料可以填充满第一槽孔，第二塑封料与第一槽孔构成类似“插销”的结构，从而将预封面板和引线框架两部分进行锁定，防止预封面板和引线框架向相反的方向发生形变时，造成焊接处不良的问题。
进一步，所述引线框架的承载单元之间的部分中筋中形成有若干分立的贯穿中筋厚度的第二槽孔。在封装的过程中，一方面，第二槽孔的存在，后续在将预封面板倒装在引线框架上时，将预封面板的上的金属凸块与承载单元中的引脚焊接在一起后，当形成填充满引脚之间的开口并填充所述预封面板与引线框架的第一表面之间空间的第二塑封层时，第二槽孔与引线框架的第一表面和预封面板之间的空间是相通的，有利于塑封材料填充时的排气，增强了塑封材料的流动性，从而防止在第二塑封层中产生空隙缺陷；另一方面，引线框架上的第二槽孔与相邻的承载区域中的引脚的位置是固定的，所述第二槽孔可以作为将预封面板倒装在引线框架上时的对准标记，通过检测该对准标记，可以很精确的将预封面板倒装在引线框架上，实现预封面板上的每个集成单元中的金属凸块与引线框架的对应的承载单元中的引脚的第一表面准确焊接；再一方面，所述第二槽孔是位于相邻承载单元之间的中筋内，不会占据额外的面积；再一方面，引线框架的中筋的槽孔是空的或者被塑封材料填充，使得中筋区域的材料的硬度降低，后续在切割中筋形成若干分立的封装结构时，减小了切割的难度并防止了切割缺陷的产生。
附图说明
图1为现有技术封装结构的结构示意图；
图2～图12为本发明实施例封装结构的形成过程的结构示意图。
具体实施方式
现有的引线框进行封装时，请参考图1，首先需要将晶圆切割形成一个一个的半导体芯片14，然后通过引线键合工艺形成金属线17，金属线17将半导体芯片14上的焊盘15与周围的引脚16连接在一起，最后通过塑封材料18将半导体芯片14和引脚16塑封，现有的封装工艺只能实现单个半导体芯片和引脚的封装，封装效率较低。另外，所述引脚16是环绕的排布在半导体芯片14的周围，半导体芯片14上的焊盘15需要通过金属导线17与周围的引脚16电连接，使得整个封装结构占据的体积较大，不利于封装结构集成度的提高。
为此，本发明提供了一种封装结构，本发明的封装结构包括预封面板，金属凸块将预封面板和引脚连接在一起，实现多个半导体芯片与引线框的封装，提高了封装效率，并减小了封装结构的体积。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2～图12为本发明实施例封装结构的形成过程的结构示意图。
首先，参考图2，提供引线框金属层100。
所述引线框金属层100后续用于形成引线框架，所述引线框金属层100具有第一表面11和与第一表面11相对的第二表面12。
所述引线框金属层100的材料为金属或合金。所述引线框金属层100的材料可以为W、Al、Cu、Ti、Ag、Au、Pt、Ni中一种或几种。
所述引线框金属层100可以为单层的金属或者多层金属的堆叠结构。
所述引线框金属层100包括若干呈矩阵排布的承载区域和位于相邻的承载区域之间的中筋区域（图中未标示），后续通过刻蚀所述引线框金属层的承载区域，形成若干分立的引脚，相邻引脚之间具有开口，引脚的一个侧面与中筋区域相连，另外三个侧面悬空，每个承载区域中形成的若干引脚构成引线框架的承载单元，固定引脚的中筋区域构成引线框架的中筋。后续在形成整体封装结构后，通过切割去除引线金属层100的中筋，释放出每个封装结构的若干分立的引脚。
接着，请参考图3，刻蚀所述引线框金属层100（参考图2）的承载区域，形成若干分立的引脚103，相邻引脚103之间具有开口，引脚103的一个侧面与中筋区域相连，另外三个侧面悬空，每个承载区域中形成的若干引脚103构成引线框架的承载单元，固定引脚103的中筋区域构成引线框架的中筋。
所述引脚103的形成过程为：在所述引线框金属层100的第一表面11上形成第一图形化的掩膜层（图中未示出）；以所述第一图形化的掩膜层为掩膜，刻蚀引线框金属层100的承载区域的第一表面11，在引线框金属层100的承载区域内形成若干第一开口102；在所述引线框金属层100的第二表面12上形成第二图形化的掩膜层（图中未示出）；以所述第二图形化的掩膜层为掩膜，刻蚀引线框金属层100的承载区域的第二表面12，在引线框金属层100的承载区域内形成若干第二开口101，第一开口102和第二开口101相互贯穿，第一开口102和第二开口101构成开口，相邻开口之间为引脚103，相应的形成的引脚103也包括第一表面11和第一表面11相对的第二表面12。在本发明的其他实施例中，也可以采用机械加工的方式形成所述开口。
所述第一图形化的掩膜层或第二图形化的掩膜层的材料可以为环氧树脂胶或其他合适的材料。第一图形化的掩膜层或第二图形化的掩膜层的形成工艺为贴干膜工艺或压印工艺。所述第一图形化的掩膜层或第二图形化的掩膜层的形成工艺也可以为喷涂或旋涂工艺。
所述第一开口102的宽度小于第二开口101的宽度，使得形成的引脚103的第一表面11的面积大于第二表面12的面积，由于引脚103的第一表面11的面积较大，后续将预封面板上的金属凸块与引脚103的第一表面11焊接时，减小了焊接的工艺难度，引脚103的第二表面12的面积较小，使得相邻引脚103的第二表面12之间的距离较大，后续将引脚103的第二表面12与外部电路（比如PCB板电路）相连时，防止相邻引脚103之间的短路，另外，第一开口102和第二开口101的宽度不一样，后续在第一开口102和第二开口101中填充满塑封材料时，使得引脚103与塑封层的接触面的数量增多，引脚不容易从塑封材料中脱落。
在本发明的其他实施例中，在形成第一开口102和第二开口101之后，还可以在所述引脚103的第二表面12上形成一层干膜薄膜，所述干膜薄膜将引脚103的第二表面12覆盖，后续在开口中填充塑封材料时，防止塑封材料向引脚103的底部表面的溢料。
本发明实施例中，刻蚀引线框金属层100，形成若干分立的引脚103后，引线框架形成，所述引线框架包括第一表面11和与第一表面11相对的第二表面12，所述引线框架上具有若干呈矩阵排布的承载单元和位于承载单元之间用于固定承载单元的中筋，每个承载单元具有若干分立的引脚103，相邻引脚103之间具有开口。
在本发明的其他实施例中，在形成引线框架后，还包括：在所述承载单元之间的部分中筋中形成若干分立的贯穿中筋厚度的第二槽孔。所述第二槽孔可以在刻蚀引线框金属层形成引脚是同时形成，第二槽孔的尺寸或形状与引脚之间的开口的尺寸或形状不相同。一方面，第二槽孔的存在，后续在将预封面板倒装在引线框架上时，将预封面板的上的金属凸块与承载单元中的引脚焊接在一起后，当形成填充满引脚之间的开口并填充所述预封面板与引线框架的第一表面之间空间的第二塑封层时，第二槽孔与引线框架的第一表面和预封面板之间的空间是相通的，有利于塑封材料填充时的排气，增强了塑封材料的流动性，从而防止在第二塑封层中产生空隙缺陷；另一方面，引线框架上的第二槽孔与相邻的承载区域中的引脚的位置是固定的，所述第二槽孔可以作为将预封面板倒装在引线框架上时的对准标记，通过检测该对准标记，可以很精确的将预封面板倒装在引线框架上，实现预封面板上的每个集成单元中的金属凸块与引线框架的对应的承载单元中的引脚的第一表面准确焊接；再一方面，所述第二槽孔是位于相邻承载单元之间的中筋内，不会占据额外的面积；再一方面，引线框架的中筋的槽孔是空的或者后续被塑封材料填充，使得中筋区域的材料的硬度降低，后续在切割中筋形成若干分立的封装结构时，减小了切割的难度并防止了切割缺陷的产生。
接着，请参考图4和图5，提供晶圆21，所述晶圆21上形成有若干半导体芯片200；切割所述晶圆21，形成若干分立的半导体芯片200。
所述半导体芯片200内具有集成电路（图中未示出），所述半导体芯片200的表面具有若干焊盘201，半导体芯片200表面的焊盘201与半导体芯片内的集成电路电连接，所述焊盘201作为半导体芯片200内的集成电路与外部电连接的端口。后续将若干分立的半导体芯片200封装在一起，形成预封面板。
需要说明是，所述焊盘201可以为通过半导体芯片200上形成的再布线金属层引出的焊盘。
接着，请参考图6，通过第一塑封层205将若干半导体芯片200封装在一起，第一塑封层205暴露出半导体芯片200上的焊盘201。
将若干半导体芯片200封装的具体过程为：提供载板300，所述载板300上具有胶合层301，所述胶合层301包括若干呈矩阵排布的粘合区；将至少一个半导体芯片200的具有焊盘201的一面贴于所述胶合层301的每个粘合区上；形成第一塑封层205，将若干半导体芯片200和无源器件204塑封在一起；在形成第一塑封层205后，去除（剥离）所述载板300和胶合层301，暴露出半导体芯片200上的焊盘201。
通过第一塑封层205将若干半导体芯片200封装在一起，形成预封面板，每个预封面板具有若干矩阵排布的集成单元（图中未标示），每个集成单元的位置与粘合层301上的粘合区的位置对应，所述胶合层301上的每个粘合区上粘贴的半导体芯片为预封面板中的每个集成单元中的集成的半导体芯片。所述预封面板的相邻集成单元之间区域为分割区域。
胶合层301的每个粘合区上具有至少一个半导体芯片200，半导体芯片200的数量大于1个时，半导体芯片200的种类可以相同或不相同。相应的预封面板中的每个集成单元中具有至少一个半导体芯片200，半导体芯片200的数量大于1个时，半导体芯片200的种类可以相同或不相同。
所述载板300可以为玻璃基板、硅基板或金属基板。
胶合层301可选用的材质有多种，在本发明一个优选的实施例中，胶合层301采用UV胶。UV胶是一种能对特殊波长的紫外光照射产生反应的胶合材料。UV胶根据紫外光照射后粘性的变化可分为两种，一种是UV固化胶，即材料中的光引发剂或光敏剂在紫外线的照射下吸收紫外光后产生活性自由基或阳离子，引发单体聚合、交联和接支化学反应，使紫外光固化胶在数秒钟内由液态转化为固态，从而将与其接触的物体表面粘合；另一种UV胶在未经过紫外线照射时粘性很高，而经过紫外光照射后材料内的交联化学键被打断导致粘性大幅下降或消失。这里的胶合层301所采用的UV胶即是后者。
在载板300上形成胶合层301的方法可以例如是通过旋涂或印刷等方法将胶合层301涂覆在载板300上。这样的方法在半导体制造领域中已为本领域技术人员所熟知，在此不再赘述。
所述第一塑封层205的材料为树脂，所述树脂可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂或聚苯并恶唑树脂；所述树脂也可以为聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇；所述第一塑封层205还可以为其他合适的塑封材料。
所述第一塑封层205的形成工艺为注塑工艺（injection molding）或转塑工艺（transfer molding）或印刷工艺。所述第一塑封层205还可以采用其他的工艺。
在本发明的其他实施例中，所述预封面板的每个集成单元中还具有若干无源器件，可以将无源器件与半导体芯片封装在一起，所述无源器件的表面具有焊盘，将无源器件具有焊盘的一面贴于胶合层上，然后通过第一塑封层将半导体芯片和无源器件塑封在一起。
所述无源器件可以为电容、电感或电阻中的一种或几种。
接着，请参考图7，在预封面板的每个集成单元的半导体芯片200的焊盘201上形成金属凸块203，所述金属凸块203作为集成单元的一部分。
本实施例中，所述金属凸块203包括金属柱207和位于金属柱207上的焊球208。在本发明的其他实施例中，所述金属凸块可以为焊球。
所述金属柱207的材料为铝、镍、钨、铂、铜、钛、铬、钽、锡合金、金或银，所述焊球208的材料为锡或锡合金，锡合金可以为锡银、锡铅、锡银铜、锡银锌、锡锌、锡铋铟、锡铟、锡金、锡铜、锡锌铟或者锡银锑中的一种或者多种。
本实施例中，所述金属凸块203的形成过程为：形成覆盖所述第一塑封层205、半导体芯片200和焊盘201的绝缘层206，所述绝缘层206中具有暴露焊盘201的部分表面的第一开口；在所述绝缘层206上以及第一开口的侧壁和底部形成导电金属层；在所述导电金属层上形成光刻胶掩膜，所述光刻胶掩膜中具有暴露第一开口上的导电金属层的第二开口；采用电镀工艺在所述第二开口中填充金属，形成金属柱207；在金属柱207上形成焊料层；去除所述光刻胶掩膜；刻蚀去除金属柱207两侧的导电金属层，在金属柱207的底部形成凸下金属层202；对焊料层进行回流，形成焊球208。
在本发明的其他实施例中，在去除所述载板和胶合层后，在第一塑封层上形成线路整合层，所述线路整合层包括输入端、输出端和将输入端和输出端相连的多层线路，所述输入端与半导体芯片的焊盘相连接；在所述输出端上形成金属凸块。
在本发明的其他实施例，所述预封面板的每个集成单元中还具有若干无源器件，所述无源器件的表面具有焊盘，线路整合层的输入端还与无源器件的焊盘相连接。
在焊盘201上形成金属凸块203后，整个预封面板形成，所述预封面板包括第一塑封层205，第一塑封层205内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片200，所述半导体芯片200表面上具有若干焊盘201，第一塑封层205暴露出半导体芯片上的焊盘201，所述焊盘201上具有金属凸块203。
通过将多个半导体芯片200封装在一起，形成预封面板，后续可以将预封面板倒装在引线框架上，使预封面板中的集成单元与引线框架中的承载单元对应，将集成单元中的半导体芯片200的焊盘201上的金属凸块203与承载单元中的引脚焊接在一起，相比现有的单个半导体芯片上的焊盘与引脚通过金属线连接的封装方法，本发明的封装方法实现多个半导体芯片200与引线框架的一体封装，提高了封装的效率，并且金属凸块的连接方式相比于金属线的连接方式，占据的横向的面积减小，有利于提高整个封装结构的集成度。
在本发明的其他实施例中，在形成预封面板后，还可以在预封面板的相邻集成单元之间的部分第一塑封层内形成若干分立的贯穿第一塑封层厚度的第一槽孔。本实施例中，所述第一槽孔还贯穿对应的集成单元之间的绝缘层。第一槽孔的存在，一方面，所述第一槽孔释放预封面板中积聚的应力，减小预封面板的翘曲效应；另一方面，后续在将预封面板倒装在引线框架上，将集成单元中的半导体芯片上的金属凸块与引线框架的承载单元中的引脚的第一表面焊接在一起，形成填充满引脚之间的开口并填充所述预封面板与引线框架的第一表面之间空间的第二塑封层，由于预封面板中的第一槽孔与引线框架的第一表面和预封面板之间的空间是相通的，有利于塑封材料填充时的排气，增强了塑封材料的流动性，从而防止在第二塑封层中产生空隙缺陷；再一方面，所述第一槽孔位于相邻集成单元之间的第一塑封层内不会占据额外的空间；再一方面，后续形成第二塑封层时，第二塑封料可以填充第一槽孔，第二塑封料与第一槽孔构成类似“插销”的结构，从而将预封面板和引线框架两部分进行锁定，防止预封面板和引线框架向相反的方向发生形变时，造成焊接处不良的问题。所述第一槽孔可以通过冲孔或钻孔工艺或冲压工艺形成。在本发明的其他实施例中，当前述采用网板印刷或注塑工艺形成第一塑封层时，将印刷网板或注塑模板的部分结构覆盖需要形成第一槽孔的地方，第一塑封层形成后，在移除印刷网板或注塑模板，可以直接在预封面板的相邻集成单元之间的部分第一塑封层内形成若干分立的贯穿第一塑封层厚度的第一槽孔，后续通过刻蚀或者曝光去除第一槽孔上覆盖的绝缘层。
接着，请参考图8和图9，将所述预封面板倒装在引脚103的第一表面11上，使预封面板中的集成单元与引线框架中的承载单元对应，使得集成单元的半导体芯片200的焊盘201上的金属凸块203与承载单元的引脚103的第一表面11相接触，将半导体芯片200上的金属凸块203与引脚103的第一表面11焊接在一起，形成若干矩阵排布的封装单元，每个封装单元包括一个集成单元和与该集成单元对应的承载单元。
本发明实施例中，将所述预封面板倒装在引脚103的第一表面11上，使得半导体芯片200的焊盘上的金属凸块203与引脚103的第一表面11相接触后，通过回流工艺，将半导体芯片200上的金属凸块203与引脚103的第一表面11焊接在一起。
每个半导体芯片200上具有若干焊盘201，每个焊盘201通过金属凸块203与对应的引脚103焊接在一起。需要说明的是，图9中每个半导体芯片200上具有两个焊盘201仅作为示例，不应限制本发明的保护范围。
接着，请参考图10，形成填充满引脚103之间的开口（包括第一开口102和第二开口101，参考图9）并填充所述预封面板与引脚103（引线框架）的第一表面11之间空间的第二塑封层105，第二塑封层105暴露出引脚103的第二表面12。
所述第二塑封层105的材料可以与第一塑封层205的材料相同或不同。
所述第二塑封层105为流动性较高的树脂，所述树脂可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂或聚苯并恶唑树脂；所述树脂也可以为聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇；所述第二塑封层105还可以为其他合适的塑封材料。
所述第二塑封层105的形成工艺为注塑工艺（injection molding）或转塑工艺（transfer molding）或其他合适的工艺。由于金属凸块203的垫高作用，使得预封面板与引脚103（引线框架）的第一表面11之间空间的距离增大，并且该空间与第一开口102和第二开口101时连通的，在形成第二塑封层105时，从而提高了塑封材料的流动性，防止形成的第二塑封层105中产生空隙等缺陷。
在形成第二塑封层105后，还包括，采用研磨工艺去除引脚103的第二表面上溢出的塑封材料。
在形成第二塑封层105后，还包括，在所述引脚103的未被第二塑封层105覆盖的第二表面12上形成焊接层（图中未示出）。所述焊接层用于提高所述引脚103与其他的金属材料连接时的粘附性，并同时防止引脚103的氧化。所述焊接层的材料可以为镍、金、钯、锡、银或铂等。由于封装结构的其他部分都被第一塑封层205和第二塑封层覆盖，每个分立的引脚是通过引线框金属层的***区域连接在一起，可以采用电镀工艺在引脚103的第二表面12形成焊接层。
在本发明的其他实施例中，所述焊接层也可以在后续形成分立的封装结构后，在每个封装结构的引脚的第二表面上形成。
在本发明的其他实施例中，请参考图11，当预封面板的相邻集成单元之间的部分第一塑封层205和绝缘层206内形成有若干分立的贯穿第一塑封层厚度的第一槽孔210，在形成填充满引脚103之间的开口并填充所述预封面板与引脚103（引线框架）的第一表面11之间空间的第二塑封层105时，由于预封面板中的第一槽孔210与引线框架的第一表面11和预封面板之间的空间是相通的，有利于塑封材料填充时的排气，增强了塑封材料的流动性，从而防止在第二塑封层105中产生空隙缺陷。本实施例中，填充第二塑封层105时，所述第二塑封层105可以同时填充满第一槽孔210。在本发明的其他实施例中，所述第二塑封层可以不填充或部分填充所述第一槽孔
在本发明的另一实施例中，所述承载单元之间的部分中筋中形成有若干分立的贯穿中筋厚度的第二槽孔时，在形成第二塑封层时，塑封材料的流动性进一步提高，防止在第二塑封层中形成空隙等缺陷。
最后，请结合参考图10和图12，沿封装单元进行切割，形成若干分立的封装结构13。
沿封装单元进行切割时，包括：切割相邻集成单元之间的第一塑封层205、第二塑封层105，同时切割相邻集成单元之间的绝缘层206以及引线框架的中筋，形成若干分立的封装结构13。
在切割相邻半导体芯片200之间的第一塑封层205、第二塑封层105时，同时切割相邻半导体芯片200之间的引线框金属层（***区域），释放出每个引脚。
上述方法形成的封装结构，请参考图10，包括：
引线框架，所述引线框架包括第一表面11和与第一表面11相对的第二表面12，所述引线框架上具有若干呈矩阵排布的承载单元和位于承载单元之间用于固定承载单元的中筋，每个承载单元具有若干分立的引脚103，相邻引脚103之间具有开口；
预封面板，所述预封面板包括第一塑封层205，第一塑封层205内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片200，所述半导体芯片200表面上具有若干焊盘201，第一塑封层205暴露出半导体芯片200上的焊盘201，所述焊盘201上具有金属凸块203；
预封面板倒装在引线框架的第一表面11上，使预封面板中的集成单元与引线框架中的承载单元对应，集成单元的半导体芯片200上的金属凸块203与承载单元的引脚103的第一表面11焊接在一起，形成若干矩阵排布的封装单元，每个封装单元包括一个承载单元和与该承载单元对应的集成单元；
填充满相邻引脚103之间的开口并填充所述预封面板与引脚103（或引线框架）第一表面11之间空间的第二塑封层105，第二塑封层105暴露出引脚103的第二表面12。
具体的，所述金属凸块203包括金属柱207和位于金属柱207上的焊料层208。在本发明的所述金属凸块可以为焊料层。
第一封料层205的表面上具有绝缘层206，所述绝缘层206覆盖半导体芯片200，绝缘层206中具有暴露焊盘201部分表面的第一开口。第一开口内和部分绝缘层206上具有凸下金属层，凸下金属层将金属凸块203与焊盘201连接。
所述焊盘201可以为通过半导体芯片200上形成的再布线金属层引出的焊盘。
在本发明的其他实施例中，所述第一塑封层上形成有线路整合层，所述线路整合层包括输入端、输出端和将输入端和输出端相连的多层线路，所述输入端与半导体芯片的焊盘相连接，金属凸块位于输出端上。
在本发明的其他实施例，所述预封面板的每个集成单元中还具有若干无源器件，所述无源器件的表面具有焊盘，线路整合层的输入端还与无源器件的焊盘相连接。
每个集成单元中的半导体芯片的数量大于一个时，所述半导体芯片的种类相同或不相同。
相邻引脚103之间具有开口，所述开口包括相互贯穿的第一开口和第二开口，第一开口的宽度小于第二开口的宽度，所述半导体芯片200上的金属凸块203与引脚103的远离第二开口的表面焊接在一起。
在所述引脚103的未被第二塑封层覆盖的第二表面12上具有焊接层（图中未示出）。
所述焊接层的材料为镍、铂、金、银、钯或锡中的一种或几种。
第一塑封层205和第二塑封层105的材料相同或不相同。
所述预封面板的相邻集成单元之间的部分第一塑封层内形成有若干分立的贯穿第一塑封层厚度的第一槽孔210（参考图11）。所述第二塑封层还可以填充第一槽孔。
所述承载单元之间的部分中筋中形成有若干分立的贯穿中筋厚度的第二槽孔。所述第二塑封层还可以填充第二槽孔。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种封装结构，其特征在于，包括：
引线框架，所述引线框架包括第一表面和与第一表面相对的第二表面，所述引线框架上具有若干呈矩阵排布的承载单元和位于承载单元之间用于固定承载单元的中筋，每个承载单元具有若干分立的引脚，相邻引脚之间具有开口；
预封面板，所述预封面板包括第一塑封层，第一塑封层内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片，所述半导体芯片表面上具有若干焊盘，第一塑封层暴露出半导体芯片上的焊盘，所述焊盘上具有金属凸块；
预封面板倒装在引线框架的第一表面上，使预封面板中的集成单元与引线框架中的承载单元对应，集成单元的半导体芯片上的金属凸块与承载单元的引脚的第一表面焊接在一起，形成若干矩阵排布的封装单元；
填充满引脚之间的开口并填充所述预封面板与引线框架的第一表面之间空间的第二塑封层，第二塑封层暴露出引脚的第二表面。
2.如权利要求1所述的封装结构，其特征在于，所述预封面板的第一塑封层上形成有线路整合层，所述线路整合层包括输入端、输出端和将输入端和输出端相连的多层线路，所述输入端与半导体芯片的焊盘相连接；在所述输出端上形成金属凸块。
3.如权利要求2所述的封装结构，其特征在于，所述预封面板的每个集成单元中还具有若干无源器件，所述无源器件的表面具有焊盘，无源器件位于半导体芯片一侧，第一塑封层暴露出无源器件上的焊盘。
4.如权利要求3所述的封装结构，其特征在于，还包括：所述线路整合层的输入端还与无源器件的焊盘相连。
5.如权利要求1所述的封装结构，其特征在于，每个集成单元中的半导体芯片的数量大于一个时，所述半导体芯片的种类相同或不相同。
6.如权利要求1所述的封装结构，其特征在于，所述开口包括相互贯穿的第一开口和第二开口，第一开口的宽度小于第二开口的宽度，相邻开口之间为引脚，所述半导体芯片上的金属凸块与引脚的远离第二开口的表面焊接在一起。
7.如权利要求1所述的封装结构，其特征在于，所述预封面板的相邻集成单元之间的部分第一塑封层内形成有若干分立的贯穿第一塑封层厚度的第一槽孔，所述第二塑封层还填充满所述第一槽孔。
8.如权利要求1或7所述的封装结构，其特征在于，所述承载单元之间的部分中筋中形成有若干分立的贯穿中筋厚度的第二槽孔，所述第二塑封层还填充满所述第二槽孔。
9.如权利要求1所述的封装结构，其特征在于，所述金属凸块为焊料层，或者所述金属凸块包括金属柱和位于金属柱上的焊料层
10.如权利要求1所述的封装结构，其特征在于，还包括，在所述引脚的未被第二塑封层覆盖的第二表面上具有焊接层。
CN201310653182.8A 2013-12-05 2013-12-05 封装结构 Active CN103730429B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310653182.8A CN103730429B (zh) 2013-12-05 2013-12-05 封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310653182.8A CN103730429B (zh) 2013-12-05 2013-12-05 封装结构

Publications (2)

Publication Number Publication Date
CN103730429A true CN103730429A (zh) 2014-04-16
CN103730429B CN103730429B (zh) 2017-06-20

Family

ID=50454447

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310653182.8A Active CN103730429B (zh) 2013-12-05 2013-12-05 封装结构

Country Status (1)

Country Link
CN (1) CN103730429B (zh)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104538378A (zh) * 2014-12-26 2015-04-22 江苏长电科技股份有限公司 一种圆片级封装结构及其工艺方法
CN109037183A (zh) * 2018-06-13 2018-12-18 南通通富微电子有限公司 一种半导体芯片封装阵列和半导体芯片封装器件
CN109037078A (zh) * 2018-06-13 2018-12-18 南通通富微电子有限公司 一种半导体芯片封装方法
CN109037077A (zh) * 2018-06-13 2018-12-18 南通通富微电子有限公司 一种半导体芯片封装方法
CN109065518A (zh) * 2018-06-13 2018-12-21 南通通富微电子有限公司 一种半导体芯片封装阵列
CN109065519A (zh) * 2018-06-13 2018-12-21 南通通富微电子有限公司 一种半导体芯片封装器件
CN109716511A (zh) * 2016-08-12 2019-05-03 Qorvo美国公司 具有增强性能的晶片级封装
CN109844937A (zh) * 2016-08-12 2019-06-04 Qorvo美国公司 具有增强性能的晶片级封装
US20200235054A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US20210296199A1 (en) 2018-11-29 2021-09-23 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US20220139862A1 (en) 2019-01-23 2022-05-05 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11710680B2 (en) 2019-01-23 2023-07-25 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US12046505B2 (en) 2018-04-20 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation
US12046483B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046535B2 (en) 2018-07-02 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6620652B1 (en) * 1999-04-21 2003-09-16 Rohm Co., Ltd. Semiconductor device and method of making the same
US20040113283A1 (en) * 2002-03-06 2004-06-17 Farnworth Warren M. Method for fabricating encapsulated semiconductor components by etching
US6906418B2 (en) * 2002-07-11 2005-06-14 Micron Technology, Inc. Semiconductor component having encapsulated, bonded, interconnect contacts
CN102543907A (zh) * 2011-12-31 2012-07-04 北京工业大学 一种热增强型四边扁平无引脚倒装芯片封装及制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8241964B2 (en) * 2010-05-13 2012-08-14 Stats Chippac, Ltd. Semiconductor device and method of embedding bumps formed on semiconductor die into penetrable adhesive layer to reduce die shifting during encapsulation
US20120313234A1 (en) * 2011-06-10 2012-12-13 Geng-Shin Shen Qfn package and manufacturing process thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6620652B1 (en) * 1999-04-21 2003-09-16 Rohm Co., Ltd. Semiconductor device and method of making the same
US20040113283A1 (en) * 2002-03-06 2004-06-17 Farnworth Warren M. Method for fabricating encapsulated semiconductor components by etching
US6906418B2 (en) * 2002-07-11 2005-06-14 Micron Technology, Inc. Semiconductor component having encapsulated, bonded, interconnect contacts
CN102543907A (zh) * 2011-12-31 2012-07-04 北京工业大学 一种热增强型四边扁平无引脚倒装芯片封装及制造方法

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104538378A (zh) * 2014-12-26 2015-04-22 江苏长电科技股份有限公司 一种圆片级封装结构及其工艺方法
CN109716511A (zh) * 2016-08-12 2019-05-03 Qorvo美国公司 具有增强性能的晶片级封装
CN109844937B (zh) * 2016-08-12 2023-06-27 Qorvo美国公司 具有增强性能的晶片级封装
CN109844937A (zh) * 2016-08-12 2019-06-04 Qorvo美国公司 具有增强性能的晶片级封装
US12046505B2 (en) 2018-04-20 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation
CN109065518A (zh) * 2018-06-13 2018-12-21 南通通富微电子有限公司 一种半导体芯片封装阵列
CN109065519A (zh) * 2018-06-13 2018-12-21 南通通富微电子有限公司 一种半导体芯片封装器件
CN109037077B (zh) * 2018-06-13 2020-12-25 南通通富微电子有限公司 一种半导体芯片封装方法
CN109065519B (zh) * 2018-06-13 2020-12-25 南通通富微电子有限公司 一种半导体芯片封装器件
CN109037077A (zh) * 2018-06-13 2018-12-18 南通通富微电子有限公司 一种半导体芯片封装方法
CN109037078A (zh) * 2018-06-13 2018-12-18 南通通富微电子有限公司 一种半导体芯片封装方法
CN109037183A (zh) * 2018-06-13 2018-12-18 南通通富微电子有限公司 一种半导体芯片封装阵列和半导体芯片封装器件
US12046535B2 (en) 2018-07-02 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11942389B2 (en) 2018-11-29 2024-03-26 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US20210296199A1 (en) 2018-11-29 2021-09-23 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US20220139862A1 (en) 2019-01-23 2022-05-05 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11923313B2 (en) 2019-01-23 2024-03-05 Qorvo Us, Inc. RF device without silicon handle substrate for enhanced thermal and electrical performance and methods of forming the same
US11710680B2 (en) 2019-01-23 2023-07-25 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11961813B2 (en) 2019-01-23 2024-04-16 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046483B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US20200235054A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US12046570B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive

Also Published As

Publication number Publication date
CN103730429B (zh) 2017-06-20

Similar Documents

Publication Publication Date Title
CN103730429A (zh) 封装结构
CN103915355B (zh) 封装结构的形成方法
CN103745958B (zh) 封装结构
US9142473B2 (en) Stacked type power device module
CN103745931B (zh) 引线框架和封装结构的形成方法
CN102543937B (zh) 一种芯片上倒装芯片封装及制造方法
CN105826209B (zh) 一种封装结构及其制造方法
CN103730380B (zh) 封装结构的形成方法
KR100925665B1 (ko) 시스템 인 패키지 및 그 제조 방법
CN103730378B (zh) 封装结构的形成方法
KR100345166B1 (ko) 웨이퍼 레벨 스택 패키지 및 그의 제조 방법
CN105870024A (zh) ***级封装方法
CN103972111A (zh) 引线框架结构的形成方法
CN112768437B (zh) 多层堆叠封装结构和多层堆叠封装结构的制备方法
CN103745933B (zh) 封装结构的形成方法
CN103745964A (zh) 封装结构
CN103745967A (zh) 引线框架和封装结构
CN107946282B (zh) 三维扇出型封装结构及其制造方法
CN103065975B (zh) 一种再布线qfn封装器件的制造方法
CN103972113A (zh) 封装方法
CN103824785A (zh) 封装结构的形成方法
CN103730428A (zh) 封装结构
CN103730440B (zh) 封装结构
CN103745939B (zh) 封装结构的形成方法
CN108231729B (zh) 一种封装基板、芯片封装体及芯片堆叠封装方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Jiangsu province Nantong City Chongchuan road 226006 No. 288

Applicant after: Tongfu Microelectronics Co., Ltd.

Address before: 226006 Jiangsu Province, Nantong City Chongchuan District Chongchuan Road No. 288

Applicant before: Fujitsu Microelectronics Co., Ltd., Nantong

COR Change of bibliographic data
GR01 Patent grant
GR01 Patent grant