CN103700700A - 化合物半导体器件及其制造方法 - Google Patents

化合物半导体器件及其制造方法 Download PDF

Info

Publication number
CN103700700A
CN103700700A CN201310435417.6A CN201310435417A CN103700700A CN 103700700 A CN103700700 A CN 103700700A CN 201310435417 A CN201310435417 A CN 201310435417A CN 103700700 A CN103700700 A CN 103700700A
Authority
CN
China
Prior art keywords
compound semiconductor
electrode
stacked structure
semiconductor stacked
passivating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310435417.6A
Other languages
English (en)
Inventor
多木俊裕
佐藤勇一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chuangshifang Electronic Japan Co., Ltd.
Original Assignee
Fujitsu Ltd
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd, Fujitsu Semiconductor Ltd filed Critical Fujitsu Ltd
Publication of CN103700700A publication Critical patent/CN103700700A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本发明提供化合物半导体器件及其制造方法。化合物半导体器件包括：化合物半导体堆叠结构；在化合物半导体堆叠结构上方彼此分离地形成的源电极和漏电极；在化合物半导体堆叠结构上方形成在源电极和漏电极之间的栅电极；以及钝化膜，该钝化膜形成在化合物半导体堆叠结构上方，并且由包含Al的绝缘材料制成，其中钝化膜与源电极和漏电极下方的化合物半导体堆叠结构处于非接触状态。

Description

化合物半导体器件及其制造方法
技术领域
本文中所讨论的实施方案涉及化合物半导体器件及其制造方法。
背景技术
正在考虑以利用特性例如高饱和电子速率和宽带隙的方式将氮化物半导体应用于高耐压、高输出功率的半导体器件。例如，作为氮化物半导体的GaN的带隙是3.4eV，该GaN的带隙比Si的带隙（1.1eV）和GaAs的带隙（1.4eV）大，因而，GaN具有高的击穿电场强度。因此，GaN非常有望用作用于获得高压操作和高输出功率的电源的半导体器件的材料。
作为使用氮化物半导体的半导体器件，已经报告了大量关于场效应晶体管（具体地，高电子迁移率晶体管（HEMT））。例如，在GaN基HEMT中（GaN-HEMT）中，使用GaN作为电子渡越层并且使用AlGaN作为电子供给层的AlGaN/GaN·HEMT已经引起关注。在AlGaN/GaN·HEMT中，在AlGaN中出现可归因于GaN与AlGaN之间的晶格常数的差异的畸变。由于由畸变引起的压电极化和AlGaN的自发极化，获得高浓度的二维电子气（2DEG）。因此，AlGaN/GaN·HEMT已经被预期作为用于电动车辆等的高效开关元件和高耐压的电力器件。
专利文献1：日本公开特许公报第2004-260114
作为使用氮化物半导体的半导体器件在高压下进行操作的问题，可以列举耐压和电流崩塌现象两个问题。电流崩塌现象指导通电阻由于高压的施加而增大的现象，并且据认为是因为如下原因而发生的：电子被俘获在半导体晶体、半导体与绝缘膜之间的界面等中，从而这些区域中的2DEG的浓度降低。已知该电流崩塌非常依赖于覆盖半导体的保护膜（钝化膜），并且已经研究了各种膜类型和膜质量。然后，我们已经发现，将AlN膜用作钝化膜对降低界面状态是有效的，并且已经清楚，具体地，通过原子层沉积法（ALD法）来形成为膜的AlN是最适当的。
在图1中示出了将AlN膜用于钝化膜的AlGaN/GaN·HEMT。
在图1中，在SiC等的衬底101上堆叠有电子渡越层102和电子供给层103，并且在电子供给层103上形成有钝化膜104。电子渡越层102是i（有意不掺杂的）-GaN等，电子供给层103是n-AlGaN等，并且钝化膜104是AlN。在钝化膜104上形成有栅电极105，并且在电子供给层103和钝化膜104上的栅电极105的两侧形成有源电极106和漏电极107。源电极106和漏电极107与电子供给层103进行欧姆接触。
然而，通过我们的实验，已经变得清楚的是：图1中的AlGaN/GaN·HEMT存在以下问题。
钝化膜104也与源电极106和漏电极107进行接触。从而，在使源电极106和漏电极107与电子供给层103进行欧姆接触的工艺中，在源电极106和漏电极107与钝化膜104接触的状态下执行用于获得欧姆接触的退火。另一方面，对于源电极106和漏电极107的电极材料，已经广泛地使用了将包含Al以Ti/Al（Ti用于下层并且Al用于上层）为代表的结构，并且在不包含Al的电极材料的情况下，仍未获得足够的欧姆特性。
通常，用于获得欧姆接触的退火需要约500℃至900℃的高温。在退火中，如图1所示，存在如下部分：在该部分中，电子供给层103、源电极106和漏电极107的Ti以及钝化膜104三者彼此同时接触。已经发现，通过高温退火，在上述部分中，钝化膜104中的Al的部分与源电极106和漏电极107中的Ti进行反应，并且该部分中的接触电阻发生变化。
在此情况下，钝化膜104在栅极宽度方向上的接触电阻发生变化，并且在高压操作时，发生电流集中。然后，已经变得清楚的是，从该电流集中位置开始发生器件击穿，并且耐击穿电压降低。顺便提及，也已经发现，在通过对钝化膜进行干法蚀刻而获得的端部的侧表面上发生更加显著的变化。为了降低电流崩塌现象，由包含Al的材料例如AlN制成的钝化膜是有效的，但是存在不能获得足够的耐击穿电压的问题。
发明内容
在考虑上述问题的情况下做出了本发明的实施方案，并且实施方案的一个目的是提供一种高度可靠的高耐压化合物半导体器件及其制造方法，该化合物半导体器件通过使用包含Al的保护膜来降低电流崩塌现象并且还确保足够的耐击穿电压。
一种化合物半导体器件的一个方面包括：化合物半导体堆叠结构；一对第一电极，所述一对第一电极彼此分离地形成在化合物半导体堆叠结构上方；第二电极，该第二电极在化合物半导体堆叠结构上方形成在该对第一电极之间；保护膜，该保护膜形成在化合物半导体堆叠结构上方并且由包含铝的绝缘材料制成，其中保护膜与在该对第一电极下方的化合物半导体堆叠结构处于非接触状态。
一种制造化合物半导体器件的方法的一个方面包括：形成化合物半导体堆叠结构；在化合物半导体堆叠结构上方形成由包含铝的绝缘材料制成的保护膜；在化合物半导体堆叠结构上方形成彼此分离的一对第一电极；以及在化合物半导体堆叠结构上方在所述第一电极之间形成第二电极，其中保护膜与所述第一电极下方的化合物半导体堆叠结构处于非接触状态。
附图说明
图1是示出将AlN膜用于钝化膜的常规AlGaN/GaN·HEMT的横截面示意图；
图2A至图2C是以工艺顺序示出制造根据第一实施方案的AlGaN/GaN·HEMT的方法的横截面示意图；
图3A至图3C是接着图2A至图2C以工艺顺序示出制造根据第一实施方案的AlGaN/GaN·HEMT的方法的横截面示意图；
图4是示出根据第一实施方案的AlGaN/GaN·HEMT在典型的夹断状态下的I-V特性的特性曲线（包括对比实施例）。
图5A至图5C是示出制造根据第一实施方案的修改实施例的AlGaN/GaN·HEMT的方法的主要过程的横截面示意图；
图6A和图6B是接着图5A至图5C示出制造根据第一实施方案的修改实施例的AlGaN/GaN·HEMT的方法的主要过程的横截面示意图；
图7A至图7C是按照工艺顺序示出制造根据第二实施方案的AlGaN/GaN·HEMT的方法的横截面示意图；
图8A和图8B是接着图7A至图7C按照工艺顺序示出制造根据第二实施方案的AlGaN/GaN·HEMT的方法的横截面示意图；
图9A和图9B是接着图8A和图8B按照工艺顺序示出制造根据第二实施方案的AlGaN/GaN·HEMT的方法的横截面示意图；
图10A至图10C是示出制造根据第二实施方案的修改实施例的AlGaN/GaN·HEMT的方法的主要过程的横截面示意图；
图11A至图11C是接着图10A至图10C示出制造根据第二实施方案的修改实施例的AlGaN/GaN·HEMT的方法的主要过程的横截面示意图；
图12是示出根据第三实施方案的电源装置的示意性构造的连接图；以及
图13是示出根据第四实施方案的高频放大器的示意性构造的连接图。
具体实施方式
（第一实施方案）
在本实施方案中，公开了氮化物半导体的AlGaN/GaN·HEMT作为化合物半导体器件。此处，作为实例，示出了其中栅电极通过栅极绝缘膜设置在半导体上的所谓的MIS型AlGaN/GaN·HEMT。
图2A至图2C和图3A至图3C是按照工艺顺序示出制造根据第一实施方案的AlGaN/GaN·HEMT的方法的横截面示意图。
首先，如图2A所示，在作为生长衬底的例如半绝缘SiC衬底1上形成化合物半导体堆叠结构2。作为生长衬底，也可以使用Si衬底、蓝宝石衬底、GaAs衬底、或GaN衬底等来代替SiC衬底。此外，衬底的导电性可以是半绝缘的或导电的。
化合物半导体堆叠结构2包括：缓冲层2a、电子渡越层2b、中间层2c以及电子供给层2d。
在化合物半导体堆叠结构2中，在电子渡越层2b与电子供给层2d的界面（确切地说，中间层2c）附近出现二维电子气（2DEG）。该2DEG是基于电子渡越层2b的化合物半导体（此处为GaN）与电子供给层2d的化合物半导体（此处为AlGaN）之间的晶格常数差异而生成的。
更具体地，在SiC衬底1上，通过例如金属有机气相外延（MOVPE）法来生长以下各个化合物半导体。也可以使用分子束外延（MBE）法等来代替MOVPE法。
在SiC衬底1上，依次生长AlN至预定厚度，生长i-GaN至约3μm的厚度，生长i-AlGaN至约5nm的厚度，并且生长n-AlGaN至约30nm的厚度。从而，形成了缓冲层2a、电子渡越层2b、中间层2c以及电子供给层2d。作为缓冲层2a，可以使用AlGaN来代替AlN，或者还可以在低温下生长GaN。此外，有时存在如下情况：在电子供给层2d上形成由n-GaN制成的薄盖层。
作为AlN的生长条件，将三甲基铝（TMAl）气体和氨气的混合气体用作源气体。作为GaN的生长条件，将三甲基镓（TMGa）气体和NH3气的混合气体用作源气体。作为AlGaN的生长条件，将TMAl气体、TMGa气体和NH3气的混合气体用作源气体。根据待生长的化合物半导体层，确定是否提供作为Al源的TMAl气体以及作为Ga源的TMGa气体，并且适当地设定这些气体的流量。将作为公共源的NH3气体的流量设定为100sccm至约10LM。此外，将生长压力设定为50托至约300托，并且将生长温度设定为1000℃至约1200℃。
为了生长作为n型的GaN和AlGaN，或者在本实施方案中，为了形成电子供给层2d的AlGaN，例如，将包含例如Si的SiH4气体作为n型杂质以预定流量添加至源气体，从而，使AlGaN掺杂有Si。将Si的掺杂浓度设定为约1×1018/cm3至约1×1020/cm3，例如设定为约5×1018/cm3。
随后，形成元件隔离结构。
更具体地，例如，将氩（Ar）注入到化合物半导体堆叠结构2的元件隔离区域。从而，在化合物半导体堆叠结构2中以及在SiC衬底1的表面层部分中形成元件隔离结构。元件隔离结构在化合物半导体堆叠结构2上划分有源区域。
顺便提及，代替上述注入法，还可以通过使用例如浅沟槽隔离（STI）法来进行元件隔离。此时，例如，将氯基的蚀刻气体用于化合物半导体堆叠结构2的干法蚀刻。
随后，如图2B所示，形成AlN层3。
更具体地，在化合物半导体堆叠结构2上，将包含Al的绝缘膜（此处为AlN）沉积至约2nm至约200nm的厚度，例如，约20nm。对于AlN的沉积，例如，使用ALD法。代替ALD法，还可以使用溅射法、或等离子体化学气相沉积（CVD）法等。从而，形成AlN层3。作为包含Al的绝缘材料，例如，还可以使用AlO（Al2O3）来代替AlN。
随后，如图2C所示，对AlN层3进行处理以形成钝化膜3a。
更具体地，将抗蚀剂施加在AlN层3的表面上。通过光刻对抗蚀剂进行处理，从而在抗蚀剂中形成使AlN层3的开口计划位置露出的开口。从而，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，对AlN层3进行干法蚀刻直至使电子供给层2d的表面的预定区域露出为止。对于蚀刻气体，例如使用氯基气体。电子供给层2d的预定区域是电子供给层2d的表面的包括源电极形成计划位置和漏电极形成计划位置的区域。顺便提及，也可以以如下这样的方式来进行干法蚀刻：在电子供给层2d的表面外沿着深度方向轻度刮削AlN层3。从而，形成了剩余的AlN层3的使电子供给层2d的预定区域露出的钝化膜3a。将钝化膜3a的通过干法蚀刻形成的两个端部设定为端部3a1和3a2。
随后，如图3A所示，形成栅电极4。
更具体地，首先，形成用于形成栅电极的抗蚀剂掩模。此处，例如，使用适用于气相沉积法和剥离法的檐式结构双层抗蚀剂。将该抗蚀剂施加在化合物半导体堆叠结构2上，包括钝化膜3a的表面上，从而形成使钝化膜3a的栅电极形成计划位置露出的开口。从而，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，通过例如气相沉积法将作为电极材料的例如Ni/Au（Ni用于下层并且Au用于上层）沉积在抗蚀剂掩模上，包括使钝化膜3a的栅电极形成计划位置露出的开口的内部。将Ni的厚度设定为约30nm，并且将Au的厚度设定为约400nm。通过剥离法，移除抗蚀剂掩模以及在其上沉积的Ni/Au。从而，在钝化膜3a上形成栅电极4。栅电极4通过钝化膜3a形成在化合物半导体堆叠结构2上。钝化膜3a的位于栅电极4下方的部分用作栅极绝缘膜。
此后，通过使用氧等离子体的灰化或者使用化学溶液的湿法来移除抗蚀剂掩模。
随后，如图3B所示，形成源电极5和漏电极6。
更具体地，首先，形成用于形成源电极和漏电极的抗蚀剂掩模。此处，例如，使用适用于气相沉积法和剥离法的檐式结构双层抗蚀剂。将该抗蚀剂施加在化合物半导体堆叠结构2上，从而形成使化合物半导体堆叠结构2的源电极形成计划位置和漏电极形成计划位置露出的开口。从而，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，通过例如气相沉积法将作为电极材料的例如Ti/Al（Ti用于下层并且Al用于上层）沉积在抗蚀剂掩模上，包括使相应的形成计划位置露出的开口的内部。将Ti的厚度设定为约20nm，并且将Al的厚度设定为约200nm。电极材料可以是包含Al的金属单层，或者也可以由三层或更多层构成。通过剥离法，移除抗蚀剂掩模以及在其上沉积的Ti/Al。此后，在例如氮气氛中以400℃至约1000℃（例如，约550℃）的温度对SiC衬底1进行退火，从而，使剩余的Ti/Al与电子供给层2d进行欧姆接触。从而，在化合物半导体堆叠结构2上形成了源电极5和漏电极6。
在本实施方案中，钝化膜3a与在源电极5和漏电极6下方的化合物半导体堆叠结构2（电子供给层2d）处于非接触状态。具体地，在源电极5与栅电极4之间，源电极5的端部5a与钝化膜3a的端部3a1分离。类似地，在漏电极6与栅电极4之间，漏电极6的端部6a与钝化膜3a的端部3a2分离。
因为钝化膜3a与源电极5和漏电极6处于分离的非接触状态，所以在用于建立源电极5和漏电极6的欧姆接触的高温退火时，钝化膜3a不与源电极5和漏电极6进行反应。因此，钝化膜3a在栅极宽度方向上的接触电阻的分布变得不均匀，并且分散了高压操作时的电流集中，从而引起可以获得足够的耐击穿电压。
随后，如图3C所示，在整个表面上形成保护绝缘膜7。
更具体地，将绝缘膜例如SiN沉积成覆盖化合物半导体堆叠结构2上的整个表面直至约2nm至约200nm（例如，约20nm）的厚度，并且对于SiN的沉积，使用等离子体CVD法或溅射法。作为绝缘材料，有时存在如下情况：使用SiON、SiO2等来代替SiN。从而，形成保护绝缘膜7。保护绝缘膜7填充源电极5与钝化膜3a之间的间隙以及漏电极6与钝化膜3a之间的间隙，以用作保护膜。
此后，经历例如如下各种工艺：形成夹层绝缘膜；形成连接至栅电极4、源电极5和漏电极6的配线；形成上保护膜；以及形成在最上表面上露出的连接电极。从而，形成了根据本实施方案的MIS型AlGaN/GaN·HEMT。
基于与图1所示的AlGaN/GaN·HEMT的比较来研究根据本实施方案的AlGaN/GaN·HEMT的耐击穿电压。其结果在图4中示出。图4是示出根据该实施方案的AlGaN/GaN·HEMT包括对比例在典型的夹断状态下的I-V特性的特性曲线。
在对比例中，由于电场集中在200V附近确认了元件击穿。在本实施方案中，另一方面，变得清楚的是，可以获得600V或更大的高的耐击穿电压。
如上所说明的，在本实施方案中，实现了通过使用包含Al的钝化膜3a降低了电流崩塌现象并还确保了足够的耐击穿电压的高度可靠的高耐压AlGaN/GaN·HEMT。
（修改实施例）
在下文中，将说明第一实施方案的修改实施例。在本实施例中，如与第一实施方案中一样，公开了AlGaN/GaN·HEMT的结构及其制造方法，然而，示出了其中栅电极与半导体进行肖特基接触的所谓的肖特基型AlGaN/GaN·HEMT作为实例。注意，将使用相同的附图标记来表示与第一实施方案的组成构件相同的组成构件等，从而将省略其详细说明。
图5A至图5C以及图6A和图6B是示出制造根据第一实施方案的修改实施例的AlGaN/GaN·HEMT的方法的主要过程的横截面示意图。
首先，类似于第一实施方案的图2A和图2B，在SiC衬底1上形成化合物半导体堆叠结构2。该化合物半导体堆叠结构2包括缓冲层2a、电子渡越层2b、中间层2c以及电子供给层2d。
随后，类似于第一实施方案，在化合物半导体堆叠结构2中形成元件隔离结构。
随后，如图5A所示，形成AlN层11。
更具体地，在化合物半导体堆叠结构2上，将包含Al的绝缘膜（此处为AlN）沉积至约2nm至约200nm的厚度，例如，约20nm。对于AlN的沉积，例如，使用ALD法。代替ALD法，还可以使用溅射法、或等离子体CVD法等。因而，形成AlN层11。作为包含Al的绝缘材料，例如，还可以使用AlO（Al2O3）来代替AlN。
随后，如图5B所示，对AlN层11进行处理以形成钝化膜11a。
更具体地，将抗蚀剂施加在AlN层11的表面上。通过光刻对抗蚀剂进行处理，从而在抗蚀剂中形成使AlN层11的开口计划位置露出的开口。从而，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，对AlN层11进行干法蚀刻直至使电子供给层2d的表面的预定区域露出为止。对于蚀刻气体，例如，使用氯基气体。电子供给层2d的预定区域是电子供给层2d的表面的包括源电极形成计划位置和漏电极形成计划位置以及栅电极形成计划位置的区域。顺便提及，也可以以如下这样的方式来进行干法蚀刻：在电子供给层2d的表面外沿着深度方向轻度刮削AlN层11。从而，形成了剩余的AlN层11的使电子供给层2d的预定区域露出的钝化膜11a。将钝化膜11a的通过干法蚀刻形成的两个端部设定为端部11a1和11a2，并且将栅电极形成计划位置设定为电极凹部11a3。
随后，如图5C所示，形成栅电极12。
更具体地，首先，形成用于形成栅电极的抗蚀剂掩模。此处，例如，使用适用于气相沉积法和剥离法的檐式结构双层抗蚀剂。将该抗蚀剂施加在化合物半导体堆叠结构2（包括钝化膜11a的表面）上，并且形成使钝化膜11a的包括电极凹部11a3的区域露出的开口。由此，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，通过例如气相沉积法将作为电极材料的例如Ni/Au（Ni用于下层并且Au用于上层）沉积在抗蚀剂掩模上，包括使钝化膜11a的包括电极凹部11a3的区域露出的开口的内部。将Ni的厚度设定为约30nm，并且将Au的厚度设定为约400nm。通过剥离法，移除抗蚀剂掩模和在其上沉积的Ni/Au。从而，形成了形状为填充栅极凹部11a3并位于钝化膜11a上（所谓的在沿着栅极长度方向的截面上的悬垂形状）的栅电极12。栅电极12在电极凹部11a3中与化合物半导体堆叠结构2（电子供给层2d）进行肖特基接触。
此后，通过使用氧等离子体的灰化或者使用化学溶液的湿法来移除抗蚀剂掩模。
随后，如图6A所示，形成源电极5和漏电极6。
更具体地，首先，形成用于形成源电极和漏电极的抗蚀剂掩模。此处，例如，使用适用于气相沉积法和剥离法的檐式结构双层抗蚀剂。将该抗蚀剂施加在化合物半导体堆叠结构2上，从而形成使化合物半导体堆叠结构2的源电极形成计划位置和漏电极形成计划位置露出的开口。从而，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，通过例如气相沉积法将作为电极材料的例如Ti/Al（Ti用于下层并且Al用于上层）沉积在抗蚀剂掩模上，包括使相应的形成计划位置露出的开口的内部。将Ti的厚度设定为约20nm，并且将Al的厚度设定为约200nm。通过剥离法，移除抗蚀剂掩模和在其上沉积的Ti/Al。此后，在例如氮气氛中以400℃至约1000℃（例如，约550℃）的温度对SiC衬底1进行退火，从而，使剩余的Ti/Al与电子供给层2d进行欧姆接触。从而，在化合物半导体堆叠结构2上形成了源电极5和漏电极6。
在本实施例中，钝化膜11a与在源电极5和漏电极6下方的化合物半导体堆叠结构2（电子供给层2d）处于非接触状态。具体地，在源电极5与栅电极12之间，源电极5的端部5a与钝化膜11a的端部11a1分离。类似地，在漏电极6与栅电极12之间，漏电极6的端部6a与钝化膜11a的端部11a2分离。
因为钝化膜11a与源电极5和漏电极6处于分离的非接触状态，所以在用于建立源电极5和漏电极6的欧姆接触的高温退火时，钝化膜11a不与源电极5和漏电极6进行反应。从而，钝化膜11a在栅极宽度方向上的接触电阻的分布变得不均匀，并且分散了高压操作时的电流集中，从而引起可以获得足够的耐击穿电压。
随后，如图6B所示，在整个表面上形成保护绝缘膜7。
更具体地，将绝缘膜例如SiN沉积成覆盖化合物半导体堆叠结构2上的整个表面至约2nm至约200nm（例如，约20nm）的厚度，并且对于SiN的沉积，使用等离子体CVD法或溅射法。作为绝缘材料，有时存在如下情况：使用SiON、SiO2等来代替SiN。从而，形成保护绝缘膜7。保护绝缘膜7填充源电极5与钝化膜11a之间的间隙以及漏电极6与钝化膜11a之间的间隙，以用作保护膜。
此后，经历例如如下多个过程：形成夹层绝缘膜；形成连接至栅电极12、源电极5和漏电极6的配线；形成上保护膜；以及形成在最上表面上露出的连接电极。从而，形成了根据实施方案的肖特基型AlGaN/GaN·HEMT。
如上所说明的，在本实施例中，实现了通过使用包含Al的钝化膜11a降低了电流崩塌现象并还确保了足够的耐击穿电压的高度可靠的高耐压AlGaN/GaN·HEMT。
（第二实施方案）
如与第一实施方案一样，实施方案公开了MIS型AlGaN/GaN·HEMT及其制造方法，但是实施方案与第一实施方案的区别在于钝化膜的形成状态稍有不同。注意，将使用相同的附图标记来表示与第一实施方案的组成构件相同的组成构件等，从而将省略其详细说明。
图7A至图7C至图9A和图9B是按照工艺顺序示出制造根据第二实施方案的AlGaN/GaN HEMT的方法的横截面示意图。
首先，如图7A所示，在作为生长衬底的例如半绝缘SiC衬底1上形成化合物半导体堆叠结构2。该化合物半导体堆叠结构2包括缓冲层2a、电子渡越层2b、中间层2c以及电子供给层2d。生长化合物半导体堆叠结构2的方法类似于第一实施方案的方法。
随后，类似于第一实施方案，在化合物半导体堆叠结构2中形成元件隔离结构。
随后，如图7B所示，在整个表面上形成SiN膜21。
更具体地，将绝缘膜例如SiN沉积成覆盖化合物半导体堆叠结构2上的整个表面直至约2nm至约200nm（例如，约20nm）的厚度，并且对于SiN的沉积，使用等离子体CVD法或溅射法。作为绝缘材料，有时存在如下情况：使用SiON、SiO2等来代替SiN。从而，形成SiN膜21。
随后，如图7C所示，对SiN膜21进行处理。
更具体地，将抗蚀剂施加在SiN膜21的表面上。通过光刻对抗蚀剂进行处理，从而在抗蚀剂中形成使SiN膜21的开口计划位置露出的开口。从而，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，对SiN膜21进行干法蚀刻直至使电子供给层2d的表面的预定区域露出为止。对于蚀刻气体，例如，使用氟基气体。在该干法蚀刻中，需要使将给电子供给层2d造成的蚀刻损伤尽可能地小，并且使用氟基气体的干法蚀刻给电子供给层2d造成的蚀刻损伤小。电子供给层2d的预定区域是在电极供给层2d的表面的源电极形成计划位置与漏电极形成计划位置之间的区域。将通过干法蚀刻而剩余的SiN设定为SiN膜21a。
随后，如图8A所示，形成AlN层22。
更具体地，在化合物半导体堆叠结构2上，包括SiN膜21a的表面上，将包含Al的绝缘膜（此处为AlN）沉积至约2nm至约200nm的厚度，例如，约20nm。对于AlN的沉积，例如，使用ALD法。代替ALD法，还可以使用溅射法、等离子体CVD法等。从而，形成AlN层22。作为包含Al的绝缘材料，例如，还可以使用AlO（Al2O3）来代替AlN。
随后，如图8B所示，对SiN膜21a连同AlN层22一起进行处理以形成钝化膜22a和基础层21b。
更具体地，将抗蚀剂施加在AlN层22的表面上。通过光刻对抗蚀剂进行处理，从而在抗蚀剂中形成使AlN层22的开口计划位置露出的开口。从而，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，对AlN层22和SiN膜21a进行干法蚀刻直至使电子供给层2d的表面的预定区域露出为止。作为蚀刻气体，例如，将氯基气体用于AlN层22的蚀刻，并且例如，将氟基气体用于SiN膜21a的蚀刻。即使通过使用氯基气体对AlN层22进行干法蚀刻，也因为电子供给层2d上存在SiN膜21a，所以电子供给层2d未受到干法蚀刻，从而没有给电子供给层2d造成蚀刻损伤。通过使用氟基气体对电子供给层2d上的SiN膜21a进行干法蚀刻，从而给通过对SiN膜21a进行干法蚀刻而露出的电子供给层2d造成的蚀刻损伤能够被抑制得较小。
电子供给层2d的预定区域是电子供给层2d的表面的源电极形成计划位置和漏电极形成计划位置中的如下区域：源电极和漏电极与电子供给层2d进行欧姆接触的区域。从而，由剩余的AlN层22形成了使电子供给层2d的预定区域露出的钝化膜22a。在钝化膜22a下方，剩余的SiN膜22a形成基础层21b。在基础层21b和钝化膜22a中，将通过干法蚀刻露出的上述预定区域设定为电极凹部23a和23b。
随后，如图9A所示，形成源电极24和漏电极25。
更具体地，首先，形成用于形成源电极和漏电极的抗蚀剂掩模。此处，例如，使用适用于气相沉积法和剥离法的檐式结构双层抗蚀剂。将该抗蚀剂施加在化合物半导体堆叠结构2上，并且形成使包括电极凹部23a和23b的源电极形成计划位置和漏电极形成计划位置露出的开口。从而，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，通过例如气相沉积法将作为电极材料的例如Ti/Al（Ti用于下层并且Al用于上层）沉积在抗蚀剂掩模上，包括使相应的形成计划位置露出的开口的内部。将Ti的厚度设定为约20nm，并且将Al的厚度设定为约200nm。通过剥离法，移除抗蚀剂掩模和在其上沉积的Ti/Al。此后，在例如氮气氛中以400℃至约1000℃（例如，约550℃）的温度对SiC衬底1进行退火，从而，使剩余的Ti/Al与电极凹部23a和23b中的电子供给层2d进行欧姆接触。从而，形成了形状为填充电极凹部23a并位于钝化膜22a上（所谓的在沿着栅极长度方向的截面上的悬垂形状）的源电极24和形状为填充电极凹部23b并位于钝化膜22a上（所谓的在沿着栅极长度方向的截面上的悬垂形状）的漏电极25。
在实施方案中，钝化膜22a与在源电极24和漏电极25下方的化合物半导体堆叠结构2（电子供给层2d）处于非接触状态。具体地，钝化膜22a通过在源电极24和漏电极25的下部中的基础层21b位于电子供给层2d上方。
钝化膜22a在源电极24和漏电极25下部中与源电极24和漏电极25进行接触，但是，钝化膜22a通过基础层21b在上方与电子供给层2d分离。也就是说，不存在如下部分：在该部分中，电子供给层2d、源电极24和漏电极25的Ti、以及钝化膜22a三者彼此同时接触。在此情况下，在用于建立源电极24和漏电极25的欧姆接触的高温退火时，钝化膜22a不与源电极24和漏电极25进行反应。因此，钝化膜22a在栅极宽度方向上的接触电阻的分布变得不均匀，并且分散了高压操作时的电流集中，从而引起可以获得足够的耐击穿电压。
随后，如图9B所示，形成栅电极4。
更具体地，首先，形成用于形成栅电极的抗蚀剂掩模。此处，例如，使用适用于气相沉积法和剥离法的檐式结构双层抗蚀剂。将该抗蚀剂施加在钝化膜22a上，并且形成使钝化膜22a的栅电极形成计划位置露出的开口。从而，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，通过例如气相沉积法将作为电极材料的例如Ni/Au（Ni用于下层并且Au用于上层）沉积在抗蚀剂掩模上，包括使钝化膜22a的栅电极形成计划位置露出的开口的内部。将Ni的厚度设定为约30nm，并且将Au的厚度设定为约400nm。通过剥离法，移除抗蚀剂掩模和在其上沉积的Ni/Au。从而，在钝化膜22a上形成了栅电极4。栅电极4通过钝化膜22a形成在化合物半导体堆叠结构2上。钝化膜22a的位于栅电极4下方的部分用作栅极绝缘膜。
此后，通过使用氧等离子体的灰化或者使用化学溶液的湿法来移除抗蚀剂掩模。
此后，经历例如如下各种工艺：形成夹层绝缘膜；形成连接至栅电极4、源电极24和漏电极25的配线；形成上保护膜；以及形成在最上表面上露出的连接电极。从而，形成了根据实施方案的MIS型AlGaN/GaN·HEMT。
如上所说明的，在实施方案中，实现了通过使用包含Al的钝化膜22a降低了电流崩塌现象并还确保了足够的耐击穿电压的高度可靠的高耐压AlGaN/GaN·HEMT。
（修改实施例）
在下文中，将说明第二实施方案的修改实施例。在本实施例中，如与第二实施方案中一样，公开了AlGaN/GaN·HEMT的结构及其制造方法，然而，示出了其中栅电极与半导体进行肖特基接触的所谓的肖特基型AlGaN/GaN·HEMT作为实施例。注意，将使用相同的附图标记来表示与第二实施方案的组成构件相同的组成构件等，从而将省略其详细说明。
图10A至图10C以及图11A至图11C是示出制造根据第二实施方案的修改实施例的AlGaN/GaN·HEMT的方法的主要过程的横截面示意图。
首先，类似于第一实施方案的图2A和图2B，在SiC衬底1上形成化合物半导体堆叠结构2。该化合物半导体堆叠结构2包括缓冲层2a、电子渡越层2b、中间层2c以及电子供给层2d。
随后，类似于第一实施方案，在化合物半导体堆叠结构2中形成元件隔离结构。
随后，如图10A所示，在整个表面上形成SiN膜31。
更具体地，将绝缘膜例如SiN沉积成覆盖化合物半导体堆叠结构2上的整个表面直至约2nm至约200nm（例如，约20nm）的厚度，并且对于SiN的沉积，使用等离子体CVD法或溅射法。作为绝缘材料，有时存在如下情况：使用SiON、SiO2等来代替SiN。从而，形成SiN膜31。
随后，如图10B所示，对SiN膜31进行处理。
更具体地，将抗蚀剂施加在SiN膜31的表面上。通过光刻对抗蚀剂进行处理，从而在抗蚀剂中形成使SiN膜31的开口计划位置露出的开口。从而，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，对SiN膜31进行干法蚀刻直至使电子供给层2d的表面的预定区域露出为止。对于蚀刻气体，例如，使用氟基气体。在该干法蚀刻中，需要使将给电子供给层2d造成的蚀刻损伤尽可能地小，并且使用氟基气体的干法蚀刻给电子供给层2d造成的蚀刻损伤小。电子供给层2d的预定区域是在电子供给层2d的表面的除相应的源电极形成计划位置、漏电极形成计划位置以及栅电极形成计划位置以外的区域。从而，将剩余的SiN膜31设定为SiN膜31a和31b。
随后，如图10C所示，形成AlN层32。
更具体地，在化合物半导体堆叠结构2上，包括SiN膜31a和31b的表面上，将包含Al的绝缘膜（此处为AlN）沉积至约2nm至约200nm的厚度，例如，约20nm。对于AlN的沉积，例如，使用ALD法。代替ALD法，还可以使用溅射法、等离子体CVD法等。从而，形成AlN层32。作为包含Al的绝缘材料，例如，还可以使用AlO（Al2O3）来代替AlN。
随后，如图11A所示，形成钝化膜32a和基础膜31c。
更具体地，将抗蚀剂施加在AlN层32的表面上。通过光刻对抗蚀剂进行处理，从而在抗蚀剂中形成使AlN层32的开口计划位置露出的开口。从而，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，对AlN层32和SiN膜31a和31b进行干法蚀刻直至使电子供给层2d的表面的预定区域露出为止。作为蚀刻气体，例如，将氯基气体用于AlN层32的蚀刻，并且例如，将氟基气体用于SiN膜31a和31b的蚀刻。即使通过使用氯基气体对AlN层32进行干法蚀刻，也因为电子供给层2d上存在SiN膜31a和31b，所以电子供给层2d未受到干法蚀刻，从而没有给电子供给层2d造成蚀刻损伤。通过使用氟基气体对电子供给层2d上的SiN膜31a和31b进行干法蚀刻，从而给通过对SiN膜31a和31b进行干法蚀刻而露出的电子供给层2d造成的蚀刻损伤能够被抑制得较小。
电子供给层2d的预定区域是如下区域：电子供给层2d的表面的源电极形成计划位置和漏电极形成计划位置中的、源电极和漏电极与电子供给层2d进行欧姆接触的区域；以及栅电极形成计划位置中的、栅电极与电子供给层2d进行肖特基接触的区域。从而，形成了剩余的AlN层32的使电子供给层2d的预定区域露出的钝化膜32a。在源电极形成计划位置侧和漏电极形成计划位置侧的钝化膜32a下方，剩余的SiN膜31a形成基础层31c。在栅电极形成计划位置侧的钝化膜32a下方，保留SiN膜31b。在基础层31c和钝化膜32a中，将通过干法蚀刻露出的上述预定区域设定为源电极和漏电极的电极凹部33a和33b。在剩余的SiN膜31a和钝化膜32a，将通过干法蚀刻露出的上述预定区域设定为栅电极的电极凹部33b。
随后，如图11B所示，形成源电极24和漏电极25。
更具体地，首先，形成用于形成源电极和漏电极的抗蚀剂掩模。此处，例如，使用适用于气相沉积法和剥离法的檐式结构双层抗蚀剂。将该抗蚀剂施加在化合物半导体堆叠结构2上，并且形成使包括电极凹部33a和33b的源电极形成计划位置和漏电极形成计划位置露出的开口。从而，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，通过例如气相沉积法将作为电极材料的例如Ti/Al（Ti用于下层并且Al用于上层）沉积在抗蚀剂掩模上，包括使相应的形成计划位置露出的开口的内部。将Ti的厚度设定为约20nm，并且将Al的厚度设定为约200nm。通过剥离法，移除抗蚀剂掩模和在其上沉积的Ti/Al。此后，在例如氮气氛中以400℃至约1000℃（例如，约550℃）的温度对SiC衬底1进行退火，从而，使剩余的Ti/Al与电极凹部33a和33b中的电子供给层2d进行欧姆接触。从而，形成了形状为填充电极凹部33a并位于钝化膜32a上（所谓的在沿着栅极长度方向的截面上的悬垂形状）的源电极24和形状为填充电极凹部33b并位于钝化膜32a上（所谓的在沿着栅极长度方向的截面上的悬垂形状）的漏电极25。
在本实施例中，钝化膜32a与在源电极24和漏电极25下方的化合物半导体堆叠结构2（电子供给层2d）处于非接触状态。具体地，钝化膜32a通过源电极24和漏电极25的下部中的基础层31c位于电子供给层2d上方。
钝化膜32a在源电极24和漏电极25下部中与源电极24和漏电极25进行接触，但是，钝化膜32a通过基础层31c在上方与电子供给层2d分离。也就是说，不存在如下部分：在该部分中，电子供给层2d、源电极24和漏电极25的Ti、以及钝化膜32a三者彼此同时接触。在此情况下，在用于建立源电极24和漏电极25的欧姆接触的高温退火时，钝化膜32a不与源电极24和漏电极25进行反应。因此，钝化膜32a在栅极宽度方向上的接触电阻的分布变得不均匀，并且分散了高压操作时的电流集中，从而引起可以获得足够的耐击穿电压。
随后，如图11C所示，形成栅电极34。
更具体地，首先，形成用于形成栅电极的抗蚀剂掩模。此处，例如，使用适用于气相沉积法和剥离法的檐式结构双层抗蚀剂。将该抗蚀剂施加在钝化膜32a上，并且形成使包括钝化膜32a的电极凹部33c的区域露出的开口。从而，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，通过例如气相沉积法将作为电极材料的例如Ni/Au（Ni用于下层并且Au用于上层）沉积在抗蚀剂掩模上，包括开口的内部。将Ni的厚度设定为约30nm，并且将Au的厚度设定为约400nm。通过剥离法，移除抗蚀剂掩模和在其上沉积的Ni/Au。从而，形成了形状为填充电极凹部33c并位于钝化膜32a上（所谓的在沿着栅极长度方向的截面上的悬垂形状）的栅电极34。栅电极34在电极凹部33c中与化合物半导体堆叠结构2（电子供给层2d）进行肖特基接触。
此后，通过使用氧等离子体的灰化或者使用化学溶液的湿法来移除抗蚀剂掩模。
此后，经历例如如下多个过程：形成夹层绝缘膜；形成连接至栅电极34、源电极24和漏电极25的配线；形成上保护膜；以及形成在最上表面上露出的连接电极。从而，形成了根据本实施方案的肖特基型AlGaN/GaN·HEMT。
如上所说明的，在本实施方案中，实现了通过使用包含Al的钝化膜32a降低了电流崩塌现象并还确保了足够的耐击穿电压的高度可靠的高耐压AlGaN/GaN·HEMT。
（第三实施方案）
在实施方案中，公开了将选自根据第一实施方案和第二实施方案及其修改实施例的AlGaN/GaN·HEMT中的一种AlGaN/GaN·HEMT应用于其中的电源装置。
图12是示出根据第三实施方案的电源装置的示意性构造的连接图。
根据本实施方案的电源装置包括：高压一次侧电路41；低压二次侧电路42；以及设置在一次侧电路41与二次侧电路42之间的变压器43。
一次侧电路41包括：AC电源44；所谓的桥式整流电路45；以及多个（此处为四个）开关元件46a、46b、46c和46d。此外，桥式整流电路45具有开关元件46e。
二次侧电路42包括多个（此处为三个）开关元件47a、47b和47c。
在本实施方案中，一次侧电路41的开关元件46a、46b、46c、46d和46e均是选自根据第一实施方案和第二实施方案及其修改实施例的AlGaN/GaN·HEMT中的一种AlGaN/GaN·HEMT。另一方面，二次侧电路42的开关元件47a、47b以及47c均是使用硅的普通金属绝缘半导体场效应管（MIS·FET）。
在实施方案中，通过使用包含Al的钝化膜降低了电流崩塌现象，并进一步确保足够的耐击穿电压的高度可靠的高耐压AlGaN/GaN·HEMT被应用于电源装置。从而，实现了高度可靠的大功率电源装置。
（第四实施方案）
在本实施方案中，公开了将选自根据第一实施方案和第二实施方案及其修改实施例的AlGaN/GaN·HEMT中的一种AlGaN/GaN·HEMT应用于其中的高频放大器。
图13是示出根据第四实施方案的高频放大器的示意性构造的连接图。
根据本实施方案的高频放大器包括：数字预失真电路51；混频器52a和52b；以及功率放大器53。
数字预失真电路51对输入信号中的非线性失真进行补偿。混频器52a将AC信号与补偿了非线性失真的输入信号进行混频。功率放大器53将与AC信号混频的输入信号放大，并且具有选自根据第一实施方案和第二实施方案及其修改实施例的AlGaN/GaN·HEMT中的一种AlGaN/GaN·HEMT。顺便提及，在图13中，通过例如转换开关，可以通过混频器52b将输出侧信号与AC信号进行混频，并且结果可以被发送至数字预失真电路51。
在本实施方案中，通过使用包含Al的钝化膜降低了电流崩塌现象并还确保了足够的耐击穿电压的高度可靠的高耐压AlGaN/GaN·HEMT被应用于高频放大器。从而，实现了高度可靠的高耐压高频放大器。
（其它实施方案）
在第一实施方案至第四实施方案以及各种修改实施例中，将AlGaN/GaN·HEMT例示为化合物半导体器件。除AlGaN/GaN·HEMT以外，如下HEMT可适用为化合物半导体器件。
其它HEMT实施例1
在本实施例中，公开了InAlN/GaN·HEMT作为化合物半导体器件。
InAlN和GaN是其晶格常数可以根据其组成彼此接近的化合物半导体。在此情况下，在上述第一实施方案至第四实施方案以及各种修改实施例中，电子渡越层由i-GaN形成，中间层由i-InAlN形成，以及电子供给层由i-InAlN形成。此外，在此情况下，几乎不发生压电极化，因此二维电子气主要由InAlN的自发极化来生成。
根据本实施例，类似于上述AlGaN/GaN·HEMT，实现了通过使用包含Al的钝化膜降低了电流崩塌现象并还确保了足够的耐击穿电压的高度可靠的高耐压InAlN/GaN·HEMT。
其它HEMT实施例2
在本实施例中，公开了InAlGaN/GaN·HEMT作为化合物半导体器件。
GaN和InAlGaN是化合物半导体，其中，根据其组成，可以使后者InAlGaN的晶格常数小于前者GaN的晶格常数。在此情况下，在上述第一实施方案至第四实施方案以及各种修改实施例中，电子渡越层由i-GaN形成，中间层由i-InAlGaN形成，并且电子供给层由n-InAlGaN形成。
根据本实施例，类似于上述AlGaN/GaN·HEMT，实现了通过使用包含Al的钝化膜降低了电流崩塌现象并还确保了足够的耐击穿电压的高度可靠的高耐压InAlGaN/GaN·HEMT。
根据上述各个方面，实现了通过使用包含Al的保护膜降低了电流崩塌现象并还确保了足够的耐击穿电压的高度可靠的高耐压化合物半导体器件。

Claims (12)

1.一种化合物半导体器件，包括：
化合物半导体堆叠结构；
一对第一电极，所述一对第一电极彼此分离地形成在所述化合物半导体堆叠结构上方；
第二电极，所述第二电极形成在所述化合物半导体堆叠结构上方所述第一电极之间；以及
保护膜，所述保护膜形成在所述化合物半导体堆叠结构上方，并且由包含铝的绝缘材料制成，其中
所述保护膜在所述第一电极下方与所述化合物半导体堆叠结构处于非接触状态。
2.根据权利要求1所述的化合物半导体器件，还包括：
基础层，所述基础层形成在所述第一电极下方，其中
所述保护膜在所述第一电极下方经由所述基础层而位于所述化合物半导体堆叠结构上方。
3.根据权利要求1所述的化合物半导体器件，其中
所述保护膜以与所述第一电极分离的方式形成在所述第一电极与所述第二电极之间。
4.根据权利要求1至3中任一项所述的化合物半导体器件，其中
所述保护膜由作为材料的AlN或AlO形成。
5.根据权利要求1所述的化合物半导体器件，其中
所述第二电极经由所述保护膜形成在所述化合物半导体堆叠结构上方。
6.根据权利要求1所述的化合物半导体器件，其中
所述第二电极通过在所述保护膜中形成的开口接触所述化合物半导体堆叠结构。
7.一种制造化合物半导体器件的方法，包括：
形成化合物半导体堆叠结构；
在所述化合物半导体堆叠结构上方形成由包含铝的绝缘材料制成的保护膜；
在所述化合物半导体堆叠结构上方形成彼此分离的一对第一电极；以及
在所述化合物半导体堆叠结构上方在所述第一电极之间形成第二电极，其中
所述保护膜在所述第一电极下方与所述化合物半导体堆叠结构处于非接触状态。
8.根据权利要求7所述的制造化合物半导体器件的方法，还包括：
在所述第一电极下方形成基础层，其中
所述保护膜在所述第一电极下方经由所述基础层而位于所述化合物半导体堆叠结构上方。
9.根据权利要求7所述的制造化合物半导体器件的方法，其中
所述保护膜以与所述第一电极分离的方式形成在所述第一电极与所述第二电极之间。
10.根据权利要求7至9中任一项所述的制造化合物半导体器件的方法，其中
所述保护膜由作为材料的AlN或AlO形成。
11.根据权利要求7所述的制造化合物半导体器件的方法，其中
所述第二电极经由所述保护膜形成在所述化合物半导体堆叠结构上方。
12.根据权利要求7所述的制造化合物半导体器件的方法，其中
所述第二电极通过在所述保护膜中形成的开口接触所述化合物半导体堆叠结构。
CN201310435417.6A 2012-09-27 2013-09-23 化合物半导体器件及其制造方法 Pending CN103700700A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012-214846 2012-09-27
JP2012214846A JP2014072225A (ja) 2012-09-27 2012-09-27 化合物半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
CN103700700A true CN103700700A (zh) 2014-04-02

Family

ID=50338012

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310435417.6A Pending CN103700700A (zh) 2012-09-27 2013-09-23 化合物半导体器件及其制造方法

Country Status (4)

Country Link
US (1) US20140084345A1 (zh)
JP (1) JP2014072225A (zh)
CN (1) CN103700700A (zh)
TW (1) TW201419530A (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6054621B2 (ja) * 2012-03-30 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP6253927B2 (ja) * 2013-09-10 2017-12-27 トランスフォーム・ジャパン株式会社 半導体装置
US10109736B2 (en) * 2015-02-12 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Superlattice buffer structure for gallium nitride transistors
JP6659283B2 (ja) 2015-09-14 2020-03-04 株式会社東芝 半導体装置
JP6983624B2 (ja) * 2017-11-07 2021-12-17 富士通株式会社 半導体装置、電源装置、高周波増幅器、及び半導体装置の製造方法
JP7163806B2 (ja) * 2019-02-05 2022-11-01 富士通株式会社 化合物半導体装置、化合物半導体装置の製造方法及び増幅器
JP7262379B2 (ja) * 2019-12-16 2023-04-21 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1196803A (zh) * 1995-07-31 1998-10-21 图象探索技术公司 改进的薄膜晶体管,其制作方法及装有此薄膜晶体管的矩阵显示器
CN1557024A (zh) * 2001-07-24 2004-12-22 ���̿����ɷ����޹�˾ 绝缘栅铝镓氮化物/氮化钾高电子迁移率晶体管(hemt)
US20060124962A1 (en) * 2004-12-09 2006-06-15 Matsushita Electric Industrial Co., Ltd. Field effect transistor and method for fabricating the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4705412B2 (ja) * 2005-06-06 2011-06-22 パナソニック株式会社 電界効果トランジスタ及びその製造方法
JP2012054471A (ja) * 2010-09-02 2012-03-15 Fujitsu Ltd 半導体装置及びその製造方法、電源装置
JP5913816B2 (ja) * 2011-02-21 2016-04-27 富士通株式会社 半導体装置の製造方法
JP2012174996A (ja) * 2011-02-23 2012-09-10 Fujitsu Ltd 半導体装置及び半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1196803A (zh) * 1995-07-31 1998-10-21 图象探索技术公司 改进的薄膜晶体管,其制作方法及装有此薄膜晶体管的矩阵显示器
CN1557024A (zh) * 2001-07-24 2004-12-22 ���̿����ɷ����޹�˾ 绝缘栅铝镓氮化物/氮化钾高电子迁移率晶体管(hemt)
US20060124962A1 (en) * 2004-12-09 2006-06-15 Matsushita Electric Industrial Co., Ltd. Field effect transistor and method for fabricating the same

Also Published As

Publication number Publication date
JP2014072225A (ja) 2014-04-21
US20140084345A1 (en) 2014-03-27
TW201419530A (zh) 2014-05-16

Similar Documents

Publication Publication Date Title
US10446676B2 (en) Heterostructure power transistor with AlSiN passivation layer
CN103367424B (zh) 化合物半导体器件及其制造方法
CN103367426B (zh) 化合物半导体器件及其制造方法
US9035353B2 (en) Compound semiconductor device comprising electrode above compound semiconductor layer and method of manufacturing the same
JP5990976B2 (ja) 半導体装置及び半導体装置の製造方法
CN102386222B (zh) 化合物半导体器件、其制造方法、电源器件和高频放大器
CN103325822B (zh) 化合物半导体器件及其制造方法
JP5609055B2 (ja) 化合物半導体装置及びその製造方法
CN102651385B (zh) 化合物半导体器件及其制造方法
JP5724339B2 (ja) 化合物半導体装置及びその製造方法
EP2575178B1 (en) Compound semiconductor device and manufacturing method therefor
KR101357358B1 (ko) 반도체 장치 및 그 제조 방법, 전원 장치, 고주파 증폭기
KR101358489B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
CN103715253B (zh) 化合物半导体器件和其制造方法
EP2575179B1 (en) Compound semiconductor device and manufacturing method therefor
CN103715249A (zh) 化合物半导体器件及其制造方法
CN103035696B (zh) 化合物半导体器件和用于制造化合物半导体器件的方法
CN103715247B (zh) 化合物半导体器件及其制造方法
CN103700700A (zh) 化合物半导体器件及其制造方法
CN103545362B (zh) 化合物半导体器件及其制造方法
CN102651393A (zh) 化合物半导体器件及其制造方法
US20120320642A1 (en) Compound semiconductor device and method of manufacturing the same
CN103325823A (zh) 化合物半导体器件及其制造方法
CN103367420A (zh) 化合物半导体器件及其制造方法
CN103715243A (zh) 化合物半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: CHUANGSHIFANG ELECTRONIC JAPAN CO., LTD.

Free format text: FORMER OWNER: FUJITSU LTD.

Effective date: 20140811

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20140811

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20140811

Address after: Kanagawa

Applicant after: Chuangshifang Electronic Japan Co., Ltd.

Address before: Kanagawa

Applicant before: Fujitsu Ltd.

Applicant before: Fujitsu Semiconductor Co., Ltd.

C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140402