CN103688346A - 用于制造半导体器件的方法 - Google Patents

用于制造半导体器件的方法 Download PDF

Info

Publication number
CN103688346A
CN103688346A CN201180072259.1A CN201180072259A CN103688346A CN 103688346 A CN103688346 A CN 103688346A CN 201180072259 A CN201180072259 A CN 201180072259A CN 103688346 A CN103688346 A CN 103688346A
Authority
CN
China
Prior art keywords
wafer
groove
semiconductor
type
reverse blocking
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201180072259.1A
Other languages
English (en)
Other versions
CN103688346B (zh
Inventor
胁本博树
荻野正明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN103688346A publication Critical patent/CN103688346A/zh
Application granted granted Critical
Publication of CN103688346B publication Critical patent/CN103688346B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Dicing (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

在晶片（10）的第一主表面上形成反向阻断IGBT的前表面元件结构、耐受电压结构的前表面元件结构、以及隔离结构的p型隔离区。反向阻断IGBT的前表面元件结构和耐受电压结构的前表面元件结构形成于晶片（10）上的元件形成区（1）中。在元件形成区（1）的元件端部侧形成隔离结构的p型隔离区以围绕耐受电压结构。接着，在晶片（10）从晶片（10）的第二主表面厚度减少后，在晶片（10）的第二主表面中形成到达p型隔离区的沟槽（3）。在该过程中，沟槽（3）形成为使得沟槽（3）的纵向端部不到达晶片（10）的外周端部（2-1a、2-2a、2-1b和2-2b）。接着，在晶片（10）的第二主表面中形成p型集电极层，且还在沟槽（3）的侧壁中形成与p型集电极层和p型隔离区接触的p型层，且藉此完成反向阻断IGBT。

Description

用于制造半导体器件的方法
领域
本发明涉及用于制造半导体器件的方法。
背景
作为一种功率半导体元件的绝缘栅双极晶体管（IGBT）是单芯片功率元件，该单芯片功率元件具有金属氧化物半导体场效应晶体管（MOSFET）的高速开关特性和电压驱动特性以及双极晶体管的低导通电压特性。IGBT可应用于包括通用逆变器、AC伺服机构、不间断电源（UPS）、或开关电源的工业领域以及包括微波炉、电饭煲、或闪光灯的消费设备领域。
此外，已经对使用双向开关元件作为矩阵转换器（诸如，直接链接转换电路）以执行AC（交流电）/AC转换来减少电路的尺寸、重量、和成本以及提高电路的效率和响应的技术进行了研究。需要具有反向击穿电压的IGBT（下文中称为反向阻断IGBT）以利用具有反向击穿电压的IGBT的反向并联连接形成双向开关元件。将描述反向阻断IGBT的结构。
图11为示出反向阻断IGBT的结构的主要部分的截面图。图11示出在边缘终止区110附近的反向阻断IGBT的截面结构。反向阻断IGBT100包括有源区（未示出）、用于保持击穿电压的边缘终止区110、以及用于保持反向击穿电压的隔离结构部分120。边缘终止区110围绕有源区且隔离结构部分120围绕边缘终止区110。在有源区中，IGBT的发射极电极（未示出）或MOS栅结构形成于将作为n型漂移区的半导体衬底101的第一主表面（前表面）上。
在边缘终止区110中，p型场限制环111和p型沟道截止区112形成于半导体衬底101的第一主表面的表面层中。P型沟道截止区112形成于边缘终止区110的元件端部侧上。导电膜113分别连接至p型场限制环111和p型沟道截止区112。导电膜113通过层间绝缘膜114彼此绝缘。
p型集电极层102形成于半导体衬底101的第二主表面（后表面）的表面层中以从有源区延伸至边缘终止区110。于是，设置在半导体衬底101的第二主表面中的p型集电极层102和设置在半导体衬底101的第一主表面中的p型沟道截止区112需要彼此连接以保持反向阻断IGBT100的反向击穿电压。因此，与p型集电极层102和p型沟道截止区112接触的p型隔离区121形成于设置在半导体衬底101的元件的端部处的隔离结构部分120中。
可通过例如从半导体衬底101的第一主表面到第二主表面的深扩散将P型隔离区121形成为具有等于半导体衬底101的厚度的深度的扩散层。当以此方式形成作为p型隔离区121的扩散层时，必须针对每个击穿电压在与n型漂移区的厚度对应的深度处形成扩散层。特定地，作为n型隔离区121的扩散层的深度，在具有600V的击穿电压的反向阻断IGBT中需要等于或大于120μm以及在具有1200V的击穿电压的反向阻断IGBT中需要等于或大于200μm。因此，必须在1300℃温度处执行热处理达100小时或以上，以在120μm或更大的深度处形成扩散层，这是不切实际的。
为了解决上述问题，如图11所示，已知反向阻断IGBT100，其中p型集电极层102和p型沟道截止区112通过p型隔离区121和p型层131彼此连接，该P型隔离区121形成在到达从半导体衬底101的第一主表面到第二主表面形成的沟槽130的深度处且具有厚度小于半导体衬底101厚度，该p型层131形成在沟槽130的侧壁中。因此，当在沟槽130的侧壁中形成p型层131时，反向阻断IGBT100可具有与包括从半导体衬底101的第一主表面延伸至第二主表面的深扩散层的反向阻断IGBT相同的反向击穿电压。
特定地，例如，如下制造（产生）反向阻断IGBT100。首先，在距离半导体衬底101的第一主表面预定深度处形成p型隔离区121，从而不到达第二主表面。然后，在半导体衬底101的第一主表面上形成边缘终止区110的前表面元件结构（包括例如MOS栅结构或发射极电极和前表面元件结构）。将形成作为边缘终止区110的前表面元件结构的p型沟道截止区112形成为与p型隔离区121接触。
然后，将沟槽130形成为从半导体衬底101的第二主表面到达p型隔离区121。形成沟槽130从而围绕边缘终止区110。接着，在半导体衬底101的第二主表面的表面层中形成p型集电极层102且在沟槽130的侧壁的表面层中形成p型层131，以便与p型集电极层102和p型隔离区121接触。接着，形成集电极电极（未示出）与p型集电极层102和p型层131接触。
在晶片的每个元件形成区中形成反向阻断IGBT100。在围绕晶片的元件形成区的切割线上形成沟槽130。接着，通过用切割刃沿着沟槽130切割晶片，该切割刃在横向方向的宽度小于沟槽130的底部的宽度。将形成于晶片上的多个反向阻断IGBT100切割成芯片。以此方式，完成反向阻断IGBT100。
已提出以下方法作为用于制造反向阻断IGBT的方法。在IGBT的平面边缘终止区的外部形成正斜面结构。通过平面边缘终止区输出正向击穿电压，且通过正斜面结构输出反向击穿电压。在斜面表面（半导体衬底的端面）形成p区。以此方式，获得具有反向击穿电压的半导体器件（例如，参见下列专利文献1）。
接着，将描述具有反向阻断IGBT100形成于其上的晶片中的沟槽130的排列。图12为示出了在制造根据相关技术的半导体器件时，晶片的状态的图。图12的上侧示出了形成于晶片200的第二主表面中的沟槽130的平面布局并且该平面布局通过虚线表示。图12的中央和下侧分别示出了沿着线AA-AA'和线BB-BB'所取的晶片200的截面结构。沿着线AA-AA'所取的截面是其中以横向方向切开沟槽130从而穿过多个元件形成区201的截面结构。沿着线BB-BB'所取的截面是其中以纵向方向切开沟槽的截面结构。
如图12所示，晶片200的每个元件形成区201中形成反向阻断IGBT（未示出）在，且在晶片200的第二主表面中的晶格中形成沟槽130。沟槽130形成为到达晶片200的外周端（侧表面）202。特定地，在沿着线AA-AA'所取的晶片200的截面中，以规则的间距在晶片200的第二主表面中形成沟槽130，且不在晶片200的第二主表面的外周端202-1a和202-2a处形成沟槽130。
另一方面，在沿着线BB-BB'所取的晶片200的截面中，沟槽130形成为从晶片200的第二主表面的外周端202-1b延伸至另一外周端202-2b并且在横向方向（垂直于元件的深度方向的方向）上穿透晶片200。因此，在沿着线BB-BB'所取的晶片200的截面中，晶片200是均匀地薄。
已提出一种方法作为用于在晶片上制造元件结构的方法，该方法包括在光刻工艺中将光致刻蚀剂应用到在其上沉积充当蚀刻掩模的绝缘膜的半导体衬底上用于限定元件区域的步骤，以及暴露有效芯片的步骤，利用与用于有效芯片的相同分划板来暴露晶片的外周部分而不是有效芯片作为虚设（dummy）、显影被暴露部分、执行最小数量的暴露操作以获得经蚀刻的区域，在最小数量的暴露操作下经蚀刻的面积等于或大于整个晶片的60％（例如，参见下列专利文献2）。
已提出另一种方法作为用于制造半导体集成电路设备的方法，该方法处理包括产品芯片区域和伪芯片区域的半导体晶片，产品芯片区域部署在半导体晶片的有效处理区域中并且在产品芯片区域中形成了形成半导体集成电路设备的产品芯片，且伪芯片区域部署在半导体晶片的外周部分并且在伪芯片区域中形成不会成为产品芯片的不完整芯片。该制造方法包括在产品芯片区域的绝缘膜中形成凹部且在***芯片区域的绝缘膜中形成伪凹部的第一步骤，在该凹部中形成了形成半导体集成电路元件的导电元件形成构件，且该伪凹具有等于或大于该凹部的图案尺寸两倍并且等于或小于1mm的尺寸，以及在半导体晶片的整个表面上的包括凹部和伪凹部的内表面的绝缘膜的表面上沉积导电膜和使用CMP方法抛光导电膜的表面以去除绝缘膜表面上的导电膜的第二步骤，藉此在凹部的内表面上和伪凹部的内表面上形成导电元件形成构件（例如，参见下列专利文献3）。
已提出一种方法作为用于在晶片中形成沟槽的方法，该方法在利用抗蚀剂图案作为掩模形成布线图案时在晶片的外周部分的无效图案区域中部分地形成抗蚀剂图案（例如，参见下列专利文献4）。
参考文献列表
专利文献
专利文献1：JP-A-2001-185727
专利文献2：日本专利No.3285146
专利文献3：日本专利No.3556437
专利文献4：JP-A-2004-207553
发明内容
技术问题
然而，发明人作出全面研究并且发现新出现以下问题。当如沿线BB-BB'所取的图12的截面图中所示，形成沟槽130以达到晶片200的外周端202时，在晶片加工过程中或当它被运输或处理时，晶片200经常会损坏。经确定，晶片200的损坏从晶片200的外周端202附近的沟槽130开始。在晶片加工过程中，被损坏的晶片200不能被放置在生产线上。因此，降低了晶片200的产率。
为了解决相关技术的上述问题，本发明的目的在于提供能够降低半导体晶片损坏的用于制造半导体器件的方法。
问题的解决方案
为了解决上述问题并且实现本发明的目的，根据本发明的用于制造半导体器件的方法具有以下特性。首先，在第一导电类型的半导体晶片的第一主表面上执行形成第一电极和作为半导体元件的栅电极的MOS栅结构、用于保持半导体元件的击穿电压的边缘终止区、以及围绕半导体元件和边缘终止区的第二导电类型的第一半导体区域的步骤。接着，执行形成从半导体晶片的第二主表面到达第一半导体区域的沟槽的步骤。接着，执行在半导体晶片的第二主表面中形成第二导电类型的第二半导体区域和在沟槽的侧壁中形成第二导电类型的第三半导体区域以电连接至第一半导体区域和第二半导体区域的步骤。接着，执行形成电连接至第二半导体区域的第二电极的步骤。在这种情况下，在形成沟槽的步骤中，保留具有距离半导体晶片的外周端预定宽度的半导体晶片的部分并且在半导体晶片的外周端内形成沟槽。
在根据本发明的用于制造半导体器件的方法中，在形成沟槽的步骤中，沟槽可形成为使得从沟槽的侧壁到半导体晶片的外周端的距离等于或大于7mm。
在根据本发明的用于制造半导体器件的方法中，沟槽可在截面图中具有梯形形状或圆弧形状。
在根据本发明的用于制造半导体器件的方法中，在形成沟槽的步骤中，沟槽可形成为使得对应于沟槽的底部的半导体晶片的部分的厚度部分地大。
在根据本发明的用于制造半导体器件的方法中，在形成沟槽的步骤中，沟槽可形成为围绕半导体元件和边缘终止区。
根据本发明的上述结构，当在晶片中形成沟槽以围绕在晶片上形成的半导体元件和边缘终止区时，沟槽形成为使得沟槽的端部在纵向方向上不到达晶片的外周端。因此，可能降低在晶片加工过程中或晶片被运输或处理时的晶片损坏。
本发明的有益效果
根据本发明的用于制造半导体器件的方法，可降低半导体晶片的损坏。
附图说明
图1为示出了在制造根据实施例1的半导体器件时，晶片的状态图。
图2为示出了根据实施例1的沟槽的截面形状的截面图。
图3为示出了根据实施例2的沟槽的截面形状的截面图。
图4为示出了根据实施例3的沟槽的截面形状的截面图。
图5为在制造根据实施例3的半导体器件时示出沟槽状态的截面图。
图6为在制造根据实施例3的半导体器件时示出晶片状态的平面图。
图7为示出了根据实施例4的沟槽的平面形状的平面图。
图8为示出了根据实施例4的沟槽的平面形状的另一示例的平面图。
图9为示出了晶片的损坏的发生率的特征图。
图10为示意性地示出了根据示例的晶片的外周端的形状的截面图。
图11为示出了反向阻断IGBT的结构的主要部分的截面图。
图12为在制造根据相关技术的半导体器件时示出晶片状态的图。
实施例的描述
下文中，将参考相应附图详细地描述根据本发明的示例性实施例的半导体器件。在说明书和相应附图中，在附加有标记“n”或“p”的层或区域中，电子或空穴分别意指多数载流子。此外，添加至n或p的符号“＋”和“－”表示杂质浓度分别高于和低于没有这些符号的层或区域的杂质浓度。在以下实施例和附图的描述中，相同的部件用相同的附图标记表示并且将不再重复对部件的描述。
（实施例1）
图1为在制造根据实施例1的半导体器件时示出晶片状态的图。图1的上侧为示出了具有在其上形成的半导体器件的晶片10的平面图。在图1中，沿着线A-A'所取的晶片10的截面为其中在横向方向上切割沟槽3以穿过多个元件形成区1的截面结构（图1的中央截面图）。沿着线B-B'所取的晶片10的截面为其中在纵向方向上切割沟槽3的截面结构（图1的下部截面图）。图2为示出了根据实施例1的沟槽的截面形状的截面图。
如图1所示，半导体器件的元件结构（未示出）形成于晶片10的每个元件形成区1中。例如，在晶片10上形成的半导体器件为具有反向击穿电压的IGBT（参见图11）。反向阻断IGBT包括当IGBT导通时电流在其中流动的有源区、用于保持击穿电压的边缘终止区、以及用于保持反向击穿电压的隔离结构部分。即，在每个元件形成区1中形成有源区、边缘终止区、以及隔离结构部分。
在每个元件形成区1的有源区中，在将作为n型漂移区的n型晶片10的第一主表面（前表面）上形成IGBT的前表面元件结构，IGBT的前表面元件结构包括例如，发射极电极（第一电极）和MOS栅结构，MOS栅结构包括基区、发射极区、栅绝缘膜、以及栅电极。
边缘终止区形成为围绕有源区。在每个元件形成区1的边缘终止区中，包括例如p型场限制环和p型沟道截止区的边缘终止区的前表面元件结构形成于晶片10的第一主表面的表面层中。p型沟道截止区与p型场限制环间隔开并且形成于边缘终止区的元件端部侧上。导电膜连接至p型场限制环和p型沟道截止区。导电膜通过层间绝缘膜彼此绝缘。
在每个元件形成区1的元件端部侧上形成隔离结构部分以围绕边缘终止区。在每个元件形成区1的隔离结构部分中，在晶片10的第一主表面的表面层中、在不到达晶片10的第二主表面的预定深度处，形成用于保持反向阻断IGBT的反向击穿电压的p型隔离区（第一半导体区域）。例如，通过利用热处理的离子注入和扩散形成该p型隔离区。此外，p型隔离区形成为与p型沟道截止区相接触。
如上所述，在反向阻断IGBT的前表面元件结构之后，边缘终止区的前表面元件结构和隔离结构部分形成于第一主表面上，晶片10从第二主表面（后表面）被减薄。沟槽3形成于经减薄的晶片10的第二主表面中以到达p型隔离区。沟槽3形成为不到达晶片10的第二主表面的外周端（侧表面）2。即，沟槽3形成为在横向方向（垂直于元件的深度方向的方向）上不穿透晶片。此外，沟槽3形成于例如围绕晶片10的元件形成区1的切割线上，以围绕有源区和边缘终止区。
特定地，利用形成于晶片10的第二主表面上的抗蚀剂掩模作为掩模，通过例如湿法蚀刻或干法蚀刻形成沟槽3。此外，沟槽3形成于晶片10的外周端内，从而保留了距离晶片10的外周端2预定宽度的晶片10的部分。即，沟槽3形成为使得沟槽3的端部在纵向方向上不到达晶片10的外周端2-1a、2-2a、2-1b和2-2b。当以此方式形成沟槽3时，可降低切割晶片10时晶片10的损坏。
优选地，距离外周端2的晶片10的保留部分的宽度，即，从晶片10的外周端2到最接近晶片10的外周端2的沟槽3的侧壁的上端的距离w11（下文中，称为沟槽和晶片的外周端之间的最短距离）在具有1200V的击穿电压等级的反向阻断IGBT中等于或大于5mm，而在具有1700V的击穿电压等级的反向阻断IGBT中等于或大于7mm。当沟槽和晶片的外周端之间的最短距离w11过长时，则从一个晶片10切割下的芯片的数量降低并且成本增加。因此，优选地是根据反向阻断IGBT的结构或击穿电压等级来适当调节沟槽和晶片的外周端之间的最短距离w11。
经减薄的晶片10的厚度，例如，在具有1200V的击穿电压等级的反向阻断IGBT中可大约190μm，例如，在具有1700V的击穿电压等级的反向阻断IGBT中可大约270μm。沟槽3的深度t，在具有1200V的击穿电压等级的反向阻断IGBT中可等于或小于85μm而在具有1700V的击穿电压等级的反向阻断IGBT中可等于或小于175μm。以下将描述用于形成沟槽3的方法。以下将描述具有形成于其中的沟槽3的晶片10的截面形状。
在去除用于形成沟槽3的抗蚀剂掩模之后，在晶片10的第二主表面的表面层中形成反向阻断IGBT的p型集电极层（第二半导体区域：未示出），以从有源区延伸至边缘终止区。接着，在沟槽3的侧壁的表面层中形成p型层（第三半导体区域）以与p型集电极层和p型隔离区相接触。即，p型集电极层和p型沟槽截止区通过形成于距离晶片10的第一主表面预定深度处的p型隔离区和形成于沟槽3的侧壁中的p型层彼此连接。例如，同时形成p型层和p型集电极层。
在晶片10的第二主表面上形成集电极电极（第二电极）以与p型集电极层和p型层相接触。通过诸如化学气相沉积法或溅射法之类的物理气相沉积法形成集电极电极。以此方式，如图1的上平面图中的虚线所表示地，在晶片10的第二主表面的晶格中形成沟槽3，以不到达晶片10的外周端2。接着，通过切割刃沿切割线将晶片10切割成芯片，该切割刃在横向方向中的宽度小于沟槽3的底部宽度。以此方式，将在晶片10的每个元件形成区1中形成的反向阻断IGBT切割成单个芯片。因此，完成反向阻断IGBT。
接着，将描述用于利用，例如，湿法蚀刻形成沟槽3的方法。首先，通过保护抗蚀剂保护其上形成反向阻断IGBT的前表面元件结构（包括边缘终止区的前表面元件结构和隔离结构部分的p型隔离区）的晶片10的第一主表面。然后，将胶带附贴至保护抗蚀剂的表面。可通过，例如，与根据相关技术相同的方法形成反向阻断IGBT的前表面元件结构、边缘终止区的前表面元件结构、以及隔离结构部分的p型隔离区。接着，将晶片10固定至例如平台，并且胶带所附贴至的晶片10的第一主表面向下。
接着，例如，执行研磨或蚀刻以从晶片10的第二主表面均匀地去除晶片10，从而减薄晶片10。当在晶片10的第一主表面上形成保护抗蚀剂时，还从晶片的第一主表面到侧表面和第二主表面形成保护抗蚀剂。然而，通过从第二主表面减薄晶片10去除在晶片10的后表面上形成的保护抗蚀剂。在晶片10被减薄后，从晶片10的第一主表面剥离胶带。
接着，通过光刻法在晶片10的第二主表面上形成其中用于形成沟槽3的区域被打开的抗蚀剂掩模。在应用到晶片10的第二主表面上的抗蚀剂中的对应于在从晶片10的外周端2到晶片10内的在沟槽和晶片的外周端之间至少延伸最短距离w11的区域的部分中不形成抗蚀剂掩模的开口部分。接着，将整个晶片10浸入碱性溶液并执行湿法蚀刻以去除从抗蚀剂掩模的开口部分暴露的晶片的部分。以此方式，在晶片10的第二主表面中形成沟槽3。在到达形成于晶片10的第一主表面中的p隔离区的深度t处形成沟槽3。
可通过将沟槽3的图案暴露至抗蚀剂并显影抗蚀剂，形成用于形成沟槽3的抗蚀剂掩模。特定地，例如，通过步进机曝光应用到晶片10的第二主表面上的抗蚀剂。在这种情况下，暴露条件设置成使得在应用到晶片10的第二主表面上的抗蚀剂中，沟槽3的图案不暴露在与对应于从晶片10的外周端2到晶片10内的在沟槽和晶片外周端之间延伸至少最短距离w11对应的部分中。
接着，将描述具有形成于其中的沟槽3的晶片10的截面形状。如位于图1上侧的晶片10的平面图所示，沟槽3在平面图中设置为晶格中以使它们不到达晶片10的外周端2。因此，如沿着线A-A'和线B-B'所取的图1中的晶片10的中央和下部截面图中所示的，晶片10的外周端2-1a、2-2a、2-1b和2-2b的厚度大于其中形成沟槽3的晶片10的中央部分2-3a和2-3b的厚度。在沿着线A-A'和线B-B'所取的图1中的晶片10的截面图中，沟槽3的侧壁垂直于晶片10的第一主表面。然而，如以下将描述的图2所示，沟槽3的侧壁相对于晶片10的第一主表面倾斜。
特定地，在沿着线A-A'所取的晶片10的截面中，沟槽3以规则的间距形成在晶片10的第二主表面中并且不形成在晶片2的第二主表面的外周端2-1a和10-2a处。因此，由于在第二主表面中形成的沟槽3，沿着线A-A'所取的晶片10的截面形状为不均匀形状。反向阻断IGBT的元件结构（未示出）和边缘终止区形成于置于晶片10中相邻沟槽3之间的部分中。
在沿着线B-B'所取的晶片10的截面中，保持在晶片10的外周端2-1b和2-2b处的晶片10的厚度以形成沟槽3。特定地，沟槽3不形成为从晶片10的第二主表面的外周端2-1b延伸至另一外周端2-2b并且在横向方向上不穿透晶片10。因此，沿着线B-B'所取的晶片10的截面形状为其中中央部分2-3b的厚度为恒定较小并且外周端2-1b和2-2b的厚度较大的凹形。
接着，将描述在晶片10中形成的沟槽3的截面形状。如图2所示，在截面图中沟槽3具有梯形形状，其中在横向方向上的沟槽3的开口部分的第一宽度w21大于在横向方向上的沟槽3的底部的第二宽度w22。沟槽3优选地形成为使得（110）平面暴露至沟槽3的侧壁。原因在于，由于沟槽3的侧壁可能是平面，设置在沟槽3的侧壁中的p型层的扩散深度可以是均匀的。通过，例如，湿法蚀刻形成在截面图中具有梯形形状的沟槽3。
特定地，利用抗蚀剂掩模11作为掩模，通过各向异性蚀刻，在到达p型隔离区4的深度处形成沟槽3。通过各向异性蚀刻，沟槽3的底部的延伸线和沟槽3的侧壁之间的角度θ为锐角，并且形成截面形状中为梯形形状的沟槽3。第一宽度w21可以为，例如，大约250μm。第二宽度w22可以为，例如，大约100μm。
沟槽3的截面形状可以为基本矩形形状（未示出）。通过，例如，干法蚀刻形成在截面图中具有基本矩形形状的沟槽3。特定地，利用抗蚀剂掩模作为掩模，通过各向异性蚀刻，在到达p型隔离区的深度处形成沟槽3。当通过各向异性蚀刻形成沟槽3时，沟槽3的底部的延伸线和沟槽2的侧壁之间的角度θ为大约90°，并且形成在截面形状中为基本矩形形状的沟槽3。
如上所述，根据实施例1的用于制造半导体器件的方法，当在晶片10的元件形成区1的隔离结构部分中形成沟槽3时，沟槽3形成为使得沟槽3在纵向方向上的端部不到达晶片10的外周端。因此，在晶片加工过程中或晶片被运输或处理时，可降低晶片10的损坏。作为结果，与包括从晶片10的第一主表面延伸至第二主表面的深扩散层的反向阻断IGBT相比，可提高晶片10的产率。
此外，根据实施例1的用于制造半导体器件的方法可应用于用于制造反向阻断IGBT的方法，在该反向阻断IGBT中在晶片10的第一主表面中形成的p型集电极层和p型隔离层通过p型层彼此电连接。因此，可制造具有与包括从晶片10的第一主表面延伸至第二主表面的深扩散层的反向阻断IGBT相同的反向击穿电压和高产率的反向阻断IGBT，而不需要在1300℃的温度处执行热处理100小时或以上以形成p型隔离区。
（实施例2）
图3为示出了根据实施例2的沟槽的截面形状的截面图。根据实施例2的用于制造半导体器件的方法与根据实施例1的用于制造半导体器件的方法的不同之处在于，如图3所示，其中形成底隅角31a具有弧形形状的沟槽31作为形成在晶片10的元件形成区的隔离结构部分中的沟槽。通过将形成在晶片10的元件形成区1的隔离结构部分中的沟槽的底隅角的形状改变成例如弧形形状，形成沟槽31。
特定地，首先，类似于实施例1，例如，利用抗蚀剂掩模11作为掩模，执行湿法蚀刻，以形成到达在晶片10的第二主表面中的元件形成区1的隔离结构部分中形成的p型隔离区4的沟槽。接着，例如，将激光束辐射至沟槽的底隅角以将底隅角的形状变成弧形形状。以此方式，形成具有弧形形状的底隅角31a的沟槽31。此外，可形成具有，例如，在截面图中具有U形的沟槽31，其中除沟槽31的底隅角31a外，沟槽31的底部具有弧形形状。
作为用于形成沟槽31的方法的另一示例，可执行两次蚀刻并且可通过第二蚀刻将沟槽的底隅角的形状变成弧形形状。特定地，首先，类似于实施例1，执行湿法蚀刻（第一蚀刻）以形成到达晶片10的第二主表面中的p型隔离区4的沟槽。然后，去除抗蚀剂掩模11。接着，执行诸如干法蚀刻之类的各向异性蚀刻（第二蚀刻）将沟槽的底隅角的形状变成弧形形状。因此，由于干法蚀刻被执行作为第二蚀刻，可通过第二蚀刻去除在沟槽的侧壁的上端处形成的在第一蚀刻期间向沟槽内突出的悬垂部分。
沟槽31的尺寸与例如根据实施例1的沟槽的尺寸相同。除了沟槽31以外，在晶片10上形成的反向阻断IGBT的结构与根据实施例1的在晶片上形成的反向阻断IGBT的结构相同。除用于形成沟槽31的方法之外，根据实施例2的用于制造反向阻断IGBT的方法与根据实施例1的用于制造反向阻断IGBT的方法相同。
如上所述，根据实施例2，可获得与根据实施例1的用于制造半导体器件的方法中的效果相同的效果。此外，由于晶片10的沟槽31的底隅角31a具有弧形形状，可进一步降低在晶片10的晶片加工过程中和当晶片被运输或处理时施加至晶片10的沟槽31的底隅角31a的应力。因此，可进一步降低晶片10的损坏。
（实施例3）
图4为示出了根据实施例3的沟槽的截面形状的截面图。根据实施例3的用于制造半导体器件的方法与根据实施例1的用于制造半导体器件的方法的不同在于，如图4所示，沟槽32被形成为使得与形成在晶片10的元件形成区1的隔离结构部分中的沟槽底部对应的晶片10的部分的厚度部分地较大。例如，如下形成沟槽32。在用于形成沟槽32的区域的横向方向中的相邻的元件形成区1之间形成两个沟槽并且将形成在两个沟槽之间的突出部分的高度降低至预定水平。
特定地，例如，如下形成沟槽32。图5为在制造根据实施例3的半导体器件时，示出沟槽状态的截面图。图6为在制造根据实施例3的半导体器件时，示出晶片状态的平面图。首先，如图5所示，例如，在晶片10的第一主表面上形成其中用于形成沟槽32的区域被打开的第一抗蚀剂掩模11，且还在晶片10的第一主表面上形成仅覆盖，例如，设置在用于形成沟槽32的区域的中央处的切割线（未示出）的上侧的第二抗蚀剂掩模12。
接着，例如，利用第一和第二抗蚀剂掩模11和12作为掩模，执行湿法蚀刻，以去除从第一和第二抗蚀剂掩模11和12的开口部分暴露的晶片10的部分，藉此形成到达晶片10的第二主表面中的p型隔离区4的沟槽32。在这种情况下，覆盖用于形成沟槽32的区域的中央的第二抗蚀剂掩模12使得用于去除位于第二抗蚀剂掩模12下的晶片10的部分的蚀刻速度小于用于去除从第一和第二抗蚀剂掩模11和12的开口部分暴露的晶片10的部分的蚀刻速度。因此，如图5所示，形成沟槽32，其中两个沟槽由对应于第二抗蚀剂掩模12并且从沟槽32的底部突出的突出部分32a所隔开。
接着，连续执行湿法蚀刻以降低从沟槽32的底部突出的突出部分32a的高度并且在突出部分32a的上端和第二抗蚀剂掩模12之间形成间隙。以此方式，如图4所示，两个沟槽通过位于突出部分32a上的空间彼此连接，并且形成了具有其中底部由于突出部分32a部分地突出的截面形状的沟槽32。在横向方向上沟槽32的开口部分的第一宽度w31可以为，例如，155μm。在横向方向上沟槽32的底部的第二宽度w32可以为，例如，100μm。
优选的是在蚀刻结束后保持在沟槽32的底部的突出部分32a在横向方向上的第三宽度w33，对于在切割晶片10时通过切割刃去除的突出部分32a而言，是足够的。这是因为在已被切割成芯片的反向阻断IGBT的元件端处形成的沟槽32的底部可以是平坦的。在横向方向上，在蚀刻结束后保留在沟槽32的底部上的突出部分32a的第三宽度w33可以为，例如，在20μm到30μm的范围内。
如图6所示，用于形成沟槽32的第一和第二抗蚀剂掩模11和12可在任意位置处（诸如，在纵向方向中的沟槽32的端部）彼此连接。当第一和第二抗蚀剂掩模11和12彼此连接时，可防止第二抗蚀剂掩模12在晶片10的蚀刻期间在蚀刻槽中漂移。因此，可防止在蚀刻槽中漂移的第二抗蚀剂掩模12再附着到晶片10。此外，可防止由于在蚀刻槽中漂移的第二抗蚀剂掩模12引起的蚀刻槽的劣化。
除沟槽32之外，在晶片10上形成的反向阻断IGBT的结构与根据实施例1的在晶片上形成的反向阻断IGBT的结构相同。除用于形成沟槽32的方法之外，根据实施例3的用于形成反向阻断IGBT的方法与根据实施例1的用于制造反向阻断IGBT的方法相同。
如上所述，根据实施例3，可获得与根据实施例1的用于制造半导体器件的方法中的效果相同的效果。此外，对应于可能损坏的沟槽32的底部的晶片10的部分可形成为具有比相关技术中的厚度更大的厚度。因此，可进一步降低在晶片加工过程中或晶片被运输或处理时晶片10的损坏。
（实施例4）
图7为示出了根据实施例4的沟槽的平面形状的平面图。根据实施例4的用于制造半导体器件的方法与根据实施例1的用于制造半导体器件的方法的不同在于，如图7所示，从最接近晶片10的外周端2的元件形成区1的隅角1a到正对隅角1a的沟槽33的侧壁隅角33a的沟槽的开口部分的第四宽度w12小于沟槽33的另一开口部分的第一宽度w21。特定地，最接近晶片10的外周端2的沟槽33的侧壁隅角33a在平面图中具有弧形形状。
将描述图7中所示的沟槽33的修改。图8为示出了根据实施例4的沟槽的平面形状的另一示例的平面图。如图8所示，最接近晶片10的外周端2的沟槽34可具有其中侧壁隅角34a被斜切使得沟槽33的第四宽度w12小于第一宽度w21的平面形状。
例如，通过在用于形成沟槽33和34的抗蚀剂掩模中适当设置对应于沟槽33的第四宽度w12的部分的图案并利用抗蚀剂掩模作为掩模，执行湿法蚀刻，形成沟槽33和34。当形成沟槽33和34时，优选的是沟槽33和34的侧壁隅角33a和34a的平面形状被适当地设置使得沟槽33和34的侧壁隅角33a和34a在晶片10被切割后不保留在反向阻断IGBT的元件端处。原因如下。当沟槽33和34的侧壁隅角33a和34a保留并且采用焊料填充具有芯片形状的反向阻断IGBT的沟槽33和34时，焊料对反向阻断IGBT的电特性有不利影响。
例如，除侧壁隅角33a和34a之外，沟槽33和34的尺寸与根据实施例1的沟槽的尺寸相同。除沟槽33和34之外，在晶片10上形成的反向阻断IGBT的结构与根据实施例1的在晶片上形成的反向阻断IGBT的结构相同。除用于形成沟槽33和34的方法之外，根据实施例4的用于制造反向阻断IGBT的方法与根据实施例1的用于制造反向阻断IGBT的方法相同。
如上所述，根据实施例4，可获得与根据实施例1的用于制造半导体器件的方法中的效果相同的效果。此外，由于如上所述地设置第四宽度w12，可增加沟槽和晶片的外周端之间的最短距离w41和w51。因此，可增加排列在一个晶片10中的元件形成区1的数量。作为结果，可增加从晶片10切割下的芯片的数量。
（示例1）
接着，验证晶片10的损坏的发生率。图9为示出了晶片的损坏的发生率的特征图。根据实施例1在晶片10上制造反向阻断IGBT，同时将沟槽和晶片的外周端之间的最短距离w11改变为各种值。测量具有在沟槽和晶片的外周端之间的不同最短距离w11的每个晶片的损坏的发生率。反向阻断IGBT的击穿电压设置成1700V。反向阻断IGBT的有源区（包括发射极电极）的厚度设置成190μm。反向阻断IGBT的有源区（不包括发射极电极）的厚度设置成180μm。反向阻断IGBT的隔离结构部分的厚度设置成100μm。沟槽和晶片的外周端之间的最短距离w11在9mm或以下的范围内变化。
图9所示的结果证实，当沟槽和晶片的外周端之间的最短距离等于或大于7mm时，晶片10的损坏的发生率降低。此外，发明人发现，其中形成具有小于1700V的击穿电压的反向阻断IGBT的晶片的损坏的发生率小于其中形成具有1700V的击穿电压的反向阻断IGBT的晶片10的损坏的发生率。因此，在能够降低其中形成具有1700V的击穿电压的反向阻断IGBT的晶片10的损坏的发生率的沟槽和晶片的外周端之间的最短距离w11的设置条件被应用于其中形成具有小于1700V的击穿电压的反向阻断IGBT的晶片时，晶片的损坏的发生率也降低。因此验证了，当沟槽和晶片的外周端之间的最短距离w11等于或大于7mm时，其中形成具有小于1700V的击穿电压的反向阻断IGBT的晶片的损坏的发生率可被降低。
（示例2）
接着，验证了，当击穿电压降低时，晶片10的损坏的发生率也降低。图10为示意性地示出了根据示例2的晶片的外周端的形状的截面图。根据实施例1执行从在晶片10的第一主表面上形成反向阻断IGBT的前表面元件结构的工艺到在晶片10的第二主表面中形成p型集电极区和p型层的工艺的多个工艺。接着，去除用于保护晶片10的第一主表面上的前表面元件结构的保护抗蚀剂和用于在晶片10的第二主表面中形成沟槽的抗蚀剂掩模。接着，观察晶片10的外周端2的形状。
特定地，执行在晶片10中形成p型集电极区和p型层的工艺，来制备其中形成具有1200V的击穿电压的反向阻断IGBT的晶片10（下文中称为第一晶片）和其中形成具有1700V的击穿电压的反向阻断IGBT的晶片10（下文中称为第二晶片）。第一晶片被减薄并且经减薄的第一晶片的厚度为190μm。第二晶片被减薄并且经减薄的第二晶片的厚度为270μm。观察第一和第二晶片的外周端2的形状。
图10（a）和10（b）分别示出可第一和第二晶片的外周端2的形状。虽然图10（a）和10（b）中未示出，但在第一和第二晶片中形成元件结构和沟槽。从图10（a）和10（b）可以看出，与第二晶片的外周端2的形状相比，第一晶片的外周端2的形状是尖锐的。因此，第一晶片的厚度小于第二晶片的厚度。此外，与第二晶片的外周端2的形状相比，第一晶片的外周端2的形状是尖锐的。因此，例如，即使在晶片容纳到晶片载体中时晶片的端部与晶片载体的分隔部相接触时，第一晶片比第二晶片更容易变形，且第一晶片与晶片载体中的分隔部的接触摩擦小于第二晶片与晶片载体的接触摩擦。因此，认为第一晶片的损坏的发生率小于第二晶片的损坏的发生率。
此外，取决于击穿电压，其中形成具有小于1700V的击穿电压的反向阻断IGBT的晶片（诸如第一晶片）的厚度小于其中形成具有1700V的击穿电压的反向阻断IGBT的第二晶片的厚度。因此，取决于晶片的厚度，其中形成具有小于1700V的击穿电压的反向阻断IGBT的晶片（诸如第一晶片）的外周端2比其中形成具有1700V的击穿电压的反向阻断IGBT的第二晶片的外周端2更尖锐。因此，验证了其中形成具有小于1700V的击穿电压的反向阻断IGBT的晶片的损坏的发生率小于其中形成具有1700V的击穿电压的反向阻断IGBT的第二晶片的损坏的发生率。
如上所述，在本发明中，给出反向阻断IGBT作为示例。然而，本发明不限于上述实施例，而是可应用于具有形成在元件的端部处的沟槽的半导体器件。
工业实用性
如上所述，根据本发明的用于制造半导体器件的方法在制造功率半导体器件是有用的，该功率半导体器件用于包括通用逆变器、AC伺服机构、不间断电源、或开关电源的工业领域和包括微波炉、电饭煲、或闪光灯的消费设备领域。
附图标记列表
1 元件形成区
2,2-1a,2-2a,2-1b,2-2b 晶片的外周端
2-3a 穿过元件形成区的晶片的截面的中央
2-3b 穿过沟槽的晶片的截面的中央
3 沟槽
10 晶片
权利要求书(按照条约第19条的修改)
1.一种用于制造半导体器件的方法，包括：
在第一导电类型的半导体晶片的第一主表面上形成第一电极和作为半导体元件的栅电极的MOS栅结构、用于保持所述半导体元件的击穿电压的边缘终止区、以及围绕所述半导体元件和所述边缘终止区的第二导电类型的第一半导体区域的步骤；
形成从所述半导体晶片的第二主表面到达所述第一半导体区域的沟槽的步骤；
在所述半导体晶片的第二主表面中形成所述第二导电类型的第二半导体区域和在所述沟槽的侧壁中形成所述第二导电类型的第三半导体区域以电连接至所述第一半导体区域和所述第二半导体区域的步骤；以及
形成电连接至所述第二半导体区域的第二电极的步骤；
其中，在形成所述沟槽的步骤中，保留距离所述半导体晶片的外周端预定宽度的所述半导体晶片的部分并且在半导体晶片的外周端内形成所述沟槽。
2.如权利要求1所述的用于制造半导体器件的方法，其特征在于，
在形成所述沟槽的步骤中，所述沟槽被形成为使得从所述沟槽的所述侧壁到所述半导体晶片的外周端的距离等于或大于7mm。
3.如权利要求1所述的用于制造半导体器件的方法，其特征在于，
所述沟槽在截面图中具有梯形形状或弧形形状。
4.如权利要求1所述的用于制造半导体器件的方法，其特征在于，
在形成所述沟槽的步骤中，所述沟槽被形成为使得对应于所述沟槽的底部的所述半导体晶片的部分的厚度部分地较大。
5.如权利要求1至4中任一项所述的用于制造半导体器件的方法，其特征在于，
在形成所述沟槽的步骤中，所述沟槽被形成为围绕所述半导体元件和所述边缘终止区。
6.如权利要求5所述的用于制造半导体器件的方法，其特征在于，
在形成所述沟槽的步骤中，对于每个半导体元件，将所述沟槽形成为矩形形状。
7.如权利要求1所述的用于制造半导体器件的方法，其特征在于，
在形成所述沟槽的步骤中，所述沟槽被形成为使得最接近所述半导体晶片的外周端的隅角在平面图中被斜切。
说明或声明(按照条约第19条的修改)
根据条约的第19(1)条的修改说明
权利要求1至5对应于修改前的权利要求1至5。
基于申请中的说明书的第[0046]段和图1和6增加权利要求6。
基于申请中的说明书的第[0068]段和图7和8增加权利要求7。

Claims (5)

1.一种用于制造半导体器件的方法，包括：
在第一导电类型的半导体晶片的第一主表面上形成第一电极和作为半导体元件的栅电极的MOS栅结构、用于保持所述半导体元件的击穿电压的边缘终止区、以及围绕所述半导体元件和所述边缘终止区的第二导电类型的第一半导体区域的步骤；
形成从所述半导体晶片的第二主表面到达所述第一半导体区域的沟槽的步骤；
在所述半导体晶片的第二主表面中形成所述第二导电类型的第二半导体区域和在所述沟槽的侧壁中形成所述第二导电类型的第三半导体区域以电连接至所述第一半导体区域和所述第二半导体区域的步骤；以及
形成电连接至所述第二半导体区域的第二电极的步骤；
其中，在形成所述沟槽的步骤中，保留距离所述半导体晶片的外周端预定宽度的所述半导体晶片的部分并且在半导体晶片的外周端内形成所述沟槽。
2.如权利要求1所述的用于制造半导体器件的方法，其特征在于，
在形成所述沟槽的步骤中，所述沟槽被形成为使得从所述沟槽的所述侧壁到所述半导体晶片的外周端的距离等于或大于7mm。
3.如权利要求1所述的用于制造半导体器件的方法，其特征在于，
所述沟槽在截面图中具有梯形形状或弧形形状。
4.如权利要求1所述的用于制造半导体器件的方法，其特征在于，
在形成所述沟槽的步骤中，所述沟槽被形成为使得对应于所述沟槽的底部的所述半导体晶片的部分的厚度部分地较大。
5.如权利要求1至4中任一项所述的用于制造半导体器件的方法，其特征在于，
在形成所述沟槽的步骤中，所述沟槽被形成为围绕所述半导体元件和所述边缘终止区。
CN201180072259.1A 2011-07-15 2011-07-15 用于制造半导体器件的方法 Expired - Fee Related CN103688346B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2011/066262 WO2013011548A1 (ja) 2011-07-15 2011-07-15 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN103688346A true CN103688346A (zh) 2014-03-26
CN103688346B CN103688346B (zh) 2016-12-28

Family

ID=47557755

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180072259.1A Expired - Fee Related CN103688346B (zh) 2011-07-15 2011-07-15 用于制造半导体器件的方法

Country Status (5)

Country Link
US (1) US9240456B2 (zh)
JP (1) JP5768885B2 (zh)
CN (1) CN103688346B (zh)
DE (1) DE112011105448T5 (zh)
WO (1) WO2013011548A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105393363B (zh) * 2013-06-27 2018-01-02 三菱电机株式会社 半导体器件及其制造方法
WO2016051973A1 (ja) * 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
CN117558622A (zh) * 2024-01-11 2024-02-13 粤芯半导体技术股份有限公司 一种沟槽刻蚀方法及沟槽型栅器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221049A (ja) * 1994-01-31 1995-08-18 Nippon Inter Electronics Corp 半導体装置の製造方法
JP2001185727A (ja) * 1999-10-15 2001-07-06 Fuji Electric Co Ltd 半導体装置およびその製造方法
CN1518072A (zh) * 2003-01-20 2004-08-04 新光电气工业株式会社 切割晶片的方法
CN102037563A (zh) * 2008-05-13 2011-04-27 富士电机***株式会社 半导体器件及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4914780B1 (zh) * 1969-12-05 1974-04-10
JPS61263227A (ja) * 1985-05-17 1986-11-21 Matsushita Electronics Corp 半導体装置の製造方法
JPS63266851A (ja) * 1987-04-24 1988-11-02 Mitsubishi Monsanto Chem Co 半導体素子分離方法
JPH06275713A (ja) * 1993-03-19 1994-09-30 Hitachi Ltd 半導体ウエハおよび半導体チップならびにダイシング方法
JP3556437B2 (ja) 1997-07-25 2004-08-18 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP3285146B2 (ja) 1999-03-09 2002-05-27 日本電気株式会社 半導体装置の製造方法
JP2002231972A (ja) * 2001-02-07 2002-08-16 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2004207553A (ja) 2002-12-26 2004-07-22 Ｆａｓｌ Ｊａｐａｎ 株式会社 配線パターンの形成方法
JP2011054844A (ja) * 2009-09-03 2011-03-17 Yokogawa Electric Corp 半導体ウェーハ及び半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221049A (ja) * 1994-01-31 1995-08-18 Nippon Inter Electronics Corp 半導体装置の製造方法
JP2001185727A (ja) * 1999-10-15 2001-07-06 Fuji Electric Co Ltd 半導体装置およびその製造方法
CN1518072A (zh) * 2003-01-20 2004-08-04 新光电气工业株式会社 切割晶片的方法
CN102037563A (zh) * 2008-05-13 2011-04-27 富士电机***株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
JPWO2013011548A1 (ja) 2015-02-23
US20140162413A1 (en) 2014-06-12
CN103688346B (zh) 2016-12-28
JP5768885B2 (ja) 2015-08-26
WO2013011548A1 (ja) 2013-01-24
US9240456B2 (en) 2016-01-19
DE112011105448T5 (de) 2014-04-03

Similar Documents

Publication Publication Date Title
CN106206676B (zh) FinFET器件的结构和形成方法
US9099321B2 (en) Method for fabricating power semiconductor device
KR101955055B1 (ko) 전력용 반도체 소자 및 그 소자의 제조 방법
JP2010500765A (ja) Ｓｏｉ又はバルクシリコンの何れか内の内蔵バックゲートを有するｊｆｅｔ
CN101233603A (zh) 形成在衬底上的半导体结构及其制造方法
US10804260B2 (en) Semiconductor structure with doped layers on fins and fabrication method thereof
CN110828367A (zh) 用于形成薄绝缘体上半导体（soi）衬底的方法
CN107636806A (zh) 具有厚的顶层金属设计的功率半导体器件和用于制造这样的功率半导体器件的方法
KR101799664B1 (ko) 임베디드 비-휘발성 메모리 기술을 위한 테스트 라인 글자
TW201724311A (zh) 分離閘式快閃記憶體技術中的測試線圖案
US5106770A (en) Method of manufacturing semiconductor devices
CN103688346A (zh) 用于制造半导体器件的方法
EP4270490A1 (en) Mosfet device and manufacturing method therefor
CN111247628B (zh) 半导体装置的制造方法
CN109119473B (zh) 一种晶体管及其制作方法
US11545577B2 (en) Semiconductor structure with in-device high resistivity polycrystalline semiconductor element and method
US9553143B2 (en) Semiconductor device and method for fabricating the same
TW201611095A (zh) 具有自對準背側特徵之半導體裝置
US8664746B2 (en) Gettering method for dielectrically isolated devices
CN105895667B (zh) 一种半导体器件及其制造方法
US5192699A (en) Method of fabricating field effect transistors
TW201417165A (zh) 利用板氧化物層來增加半導體元件中塊氧化物厚度之技術
CN113497135B (zh) 反向传导绝缘栅双极晶体管的制造方法
CN109841515B (zh) 制作半导体元件的方法
KR101916936B1 (ko) 전력 반도체 소자의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20161228

Termination date: 20180715

CF01 Termination of patent right due to non-payment of annual fee