CN103681498B - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区；在所述半导体衬底上依次形成一氧化物层和一多晶硅层；去除所述PMOS区上的多晶硅层；在所述半导体衬底上形成一非晶态的碲化锗层；形成所述PMOS区的伪栅极结构；形成所述NMOS区的伪栅极结构；在所述伪栅极结构的两侧形成侧壁结构；在所述半导体衬底上形成一应力材料层，以覆盖所述伪栅极结构，并执行一退火过程；去除所述应力材料层；去除所述伪栅极结构，在所述侧壁结构之间形成栅沟槽。根据本发明，不需针对所述NMOS区和所述PMOS区分别实施应力记忆技术，从而省去了形成掩膜和去除掩膜的工序，缩短生产时间，降低制造成本。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种用于高k-金属栅工艺的应力记忆技术（SMT）的实施方法。
背景技术
对于65nm以下节点的半导体制造工艺而言，应力记忆技术是提升NMOS的性能所经常采用的方法。该技术是通过使NMOS的多晶硅栅极重新晶态化来改善NMOS的性能的，所述多晶硅栅极重新晶态化的机制如下：在所述多晶硅栅极两侧的半导体衬底中实施离子注入以形成未激活的源/漏区时，所述多晶硅栅极非晶态化；在所述半导体衬底上形成覆盖所述多晶硅栅极到的应力记忆材料层之后实施退火时，所述未激活的源/漏区被激活，同时，所述多晶硅栅极重新晶态化。在所述多晶硅栅极重新晶态化的过程中，由于所述应力记忆材料层的阻挡，所述多晶硅栅极的体积的扩张受到抑制，从而将所述应力记忆材料层的应力转移到所述半导体衬底中的沟道区，对所述沟道区施加拉应力以提高所述沟道区的载流子迁移率。
对于CMOS而言，在对其NMOS部分施加上述应力记忆技术之前，需要形成一掩膜以遮挡其PMOS部分，以避免造成所述PMOS部分的沟道区的载流子迁移率的下降。在实施上述应力记忆技术之后，需要将所述掩膜去除，在去除所述掩膜的过程中，会对所述NMOS部分的栅极结构两侧的侧壁结构造成更多的损伤，同时也不利于制造工序的简化。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：a)提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区；b)在所述半导体衬底上依次形成一氧化物层和一多晶硅层；c)去除所述PMOS区上的多晶硅层；d)在所述半导体衬底上形成一非晶态的碲化锗层；e)形成所述PMOS区的伪栅极结构；f)形成所述NMOS区的伪栅极结构；g)在所述伪栅极结构的两侧形成侧壁结构；h)在所述半导体衬底上形成一应力材料层，以覆盖所述伪栅极结构，并执行一退火过程；i)去除所述应力材料层；j)去除所述伪栅极结构，在所述侧壁结构之间形成栅沟槽。
进一步，采用氧化和化学气相沉积工艺实施所述步骤b)。
进一步，所述步骤c)包括：先形成一图案化的光刻胶层以遮蔽所述NMOS区上的多晶硅层；再采用干法蚀刻工艺去除未被所述图案化的光刻胶层所遮蔽的所述PMOS区上的多晶硅层；最后，采用灰化工艺去除所述图案化的光刻胶层。
进一步，采用物理气相沉积工艺或原子层沉积工艺形成所述非晶态的碲化锗层。
进一步，所述步骤e)包括：先形成一图案化的光刻胶层以遮蔽所述PMOS区上的非晶态的碲化锗层的中部；再采用干法蚀刻工艺去除未被所述图案化的光刻胶层所遮蔽的非晶态的碲化锗层的其余部分和所述PMOS区上的氧化物层的其余部分；最后，采用灰化工艺去除所述图案化的光刻胶层。
进一步，所述步骤f)包括：先形成一图案化的光刻胶层以遮蔽所述NMOS区上的多晶硅层的中部和所述PMOS区；再采用干法蚀刻工艺去除未被所述图案化的光刻胶层所遮蔽的所述NMOS区上的多晶硅层的其余部分和所述NMOS区上的氧化物层的其余部分；最后，采用灰化工艺去除所述图案化的光刻胶层。
进一步，所述侧壁结构包括至少一氧化物层和/或至少一氮化物层。
进一步，在实施所述步骤g)之前，还包括执行一离子注入的步骤，以在所述伪栅极结构两侧的半导体衬底中形成未激活的轻掺杂源/漏区。
进一步，在实施所述步骤g)之后，还包括再次执行一离子注入的步骤，以在所述伪栅极结构两侧的半导体衬底中形成未激活的重掺杂源/漏区。
进一步，采用湿法蚀刻工艺实施所述步骤i)。
进一步，在实施所述步骤i)之后，还包括在所述侧壁结构两侧的源/漏区上形成自对准硅化物的步骤。
进一步，在形成所述自对准硅化物之后，还包括形成一接触孔蚀刻停止层，以至少覆盖所述伪栅极结构的步骤。
进一步，在形成所述接触孔蚀刻停止层之后，还包括以下步骤：形成一层间介质层，以覆盖所述接触孔蚀刻停止层；研磨所述层间介质层和所述接触孔蚀刻停止层，以露出所述伪栅极结构的顶部。
进一步，在实施所述步骤j)之后，还包括以下步骤：在所述栅沟槽中依次形成一界面层、一高k介电层和一功函数金属层；实施金属栅的回填；执行一研磨过程，以去除形成在所述栅沟槽外部的金属栅、功函数金属层、高k介电层和界面层。
根据本发明，不需针对所述NMOS区和所述PMOS区分别实施应力记忆技术，从而省去了形成掩膜和去除掩膜的工序，缩短生产时间，降低制造成本。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1J为本发明提出的用于高k-金属栅工艺的应力记忆技术的实施方法的各步骤的示意性剖面图；
图2为本发明提出的用于高k-金属栅工艺的应力记忆技术的实施方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的用于高k-金属栅工艺的应力记忆技术的实施方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
下面，参照图1A-图1J和图2来描述本发明提出的用于高k-金属栅工艺的应力记忆技术的实施方法的详细步骤。
参照图1A-图1J，其中示出了本发明提出的用于高k-金属栅工艺的应力记忆技术的实施方法的各步骤的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，所述半导体衬底100选用单晶硅材料构成。在所述半导体衬底100中形成有隔离结构101，所述隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。本实施例中，所述隔离结构101为浅沟槽隔离结构，所述隔离结构101将所述半导体衬底100分为NMOS区和PMOS区。所述半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
接下来，在所述半导体衬底100上依次形成一氧化物层102和一多晶硅层103。形成上述两层材料可以采用本领域技术人员所熟习的各种适宜的工艺，例如氧化和化学气相沉积工艺。
接着，如图1B所示，去除所述PMOS区上的多晶硅层103。所述去除过程包括：先形成一图案化的光刻胶层以遮蔽所述NMOS区上的多晶硅层103；再采用干法蚀刻工艺去除未被所述图案化的光刻胶层所遮蔽的所述PMOS区上的多晶硅层103；最后，采用灰化工艺去除所述图案化的光刻胶层。
接下来，在所述半导体衬底100上形成一非晶态的碲化锗（GeTe）层104。形成所述非晶态的碲化锗层104可以采用本领域技术人员所熟习的各种适宜的工艺，例如物理气相沉积工艺或原子层沉积工艺。
接着，如图1C所示，形成一图案化的光刻胶层105，以遮蔽所述PMOS区上的非晶态的碲化锗层104的中部。
接着，如图1D所示，采用干法蚀刻工艺去除未被所述图案化的光刻胶层所遮蔽的非晶态的碲化锗层104的其余部分和所述PMOS区上的氧化物层102的其余部分，以形成所述PMOS区的伪栅极结构。
接着，如图1E所示，形成所述NMOS区的伪栅极结构,其形成过程包括以下步骤：先形成一图案化的光刻胶层以遮蔽所述NMOS区上的多晶硅层103的中部和所述PMOS区；再采用干法蚀刻工艺去除未被所述图案化的光刻胶层所遮蔽的所述NMOS区上的多晶硅层103的其余部分和所述NMOS区上的氧化物层102的其余部分；最后，采用灰化工艺去除所述图案化的光刻胶层。
接着，如图1F所示，在所述伪栅极结构的两侧形成侧壁结构106，其中，所述侧壁结构106可以包括至少一氧化物层和/或至少一氮化物层。在形成所述侧壁结构106之前，执行一离子注入以在所述伪栅极结构两侧的半导体衬底100中形成未激活的轻掺杂源/漏区107a；在形成所述侧壁结构106之后，再执行一离子注入以在所述伪栅极结构两侧的半导体衬底100中形成未激活的重掺杂源/漏区107b。
接着，如图1G所示，在所述半导体衬底100上形成一应力材料层108，以覆盖所述伪栅极结构。形成所述应力材料层108可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺或原子层沉积工艺。所述应力材料层108的材料可以采用本领域技术人员所熟习的各种适宜的材料，例如氮化硅。
接下来，执行一退火过程。在所述退火过程中，所述未激活的轻掺杂源/漏区107a和所述未激活的重掺杂源/漏区107b中的掺杂物质被激活，分别转变为已激活的轻掺杂源/漏区109a和已激活的重掺杂源/漏区109b，同时，所述NMOS区的伪栅极结构中的多晶硅层103重晶化对所述NMOS区的沟道区产生一拉应力，所述PMOS区的伪栅极结构中的非晶态的碲化锗层104重晶化会产生大约9.6%的体积收缩，进而会对所述PMOS区的沟道区产生一压应力。本发明也可以采用其他的具有高收缩率的材料来替代所述多晶硅作为所述PMOS区的伪栅极材料。
接着，如图1H所示，去除所述应力材料层108。所述去除过程可以采用本领域技术人员所熟习的各种适宜的工艺，例如湿法蚀刻工艺。
接着，如图1I所示，先在所述侧壁结构106两侧的源/漏区上形成自对准硅化物110。在本实施例中，形成所述自对准硅化物110的步骤包括：形成一硬掩膜层，以覆盖所述半导体衬底100以及所述伪栅极结构；采用干法蚀刻工艺去除所述源/漏区上方的硬掩膜层；形成金属镍（Ni）或镍铂合金（NiPt）层以覆盖所述半导体衬底100，同时，可在所述金属镍层或所述镍铂合金层上形成Ti/TiN保护层；对所述金属镍层或所述镍铂合金层进行退火处理，之后去除未发生反应的金属镍层或镍铂合金层以及所述硬掩膜层。
接下来，在所述半导体衬底100上形成一接触孔蚀刻停止层（CESL）111，至少覆盖所述伪栅极结构。所述接触孔蚀刻停止层111的材料通常为氮化硅（SiN）。形成所述接触孔蚀刻停止层111的工艺可以采用本领域技术人员所公知的工艺方法，在此不再加以赘述。
然后，采用化学气相沉积工艺形成一层间介质层112，以覆盖所述接触孔蚀刻停止层111。所述层间介质层112的材料优选氧化物。此后，研磨所述层间介质层112和所述接触孔蚀刻停止层111，以露出所述伪栅极结构的顶部。
接着，如图1J所示，去除所述伪栅极结构，在所述侧壁结构106之间形成栅沟槽113。采用传统工艺完成对所述伪栅极结构的去除过程，例如干法蚀刻。
至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同，包括以下工艺步骤：在所述栅沟槽113中依次形成一界面层、一高k介电层和一功函数金属层，其中，所述界面层的材料为硅氧化物，所述高k介电层的材料可包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆和氧化铝，所述功函数金属层可包括一层或多层金属，其构成材料包括氮化钛、钛铝合金和氮化钨；实施金属栅的回填，所述金属栅的材料为钨或铝，其中，采用化学气相沉积工艺或物理气相沉积工艺进行所述金属栅的回填，在实施所述金属栅的回填之前，还可以采用原子层沉积工艺或物理气相沉积工艺依次形成一阻挡层和一浸润层，所述阻挡层的材料包括氮化钽和氮化钛，所述浸润层的材料包括钛或钛铝合金；执行一研磨过程，以去除形成在所述栅沟槽外部的金属栅、功函数金属层、高k介电层和界面层。
根据本发明，所述NMOS区的伪栅极结构中的栅极材料层为多晶硅层，所述PMOS区的伪栅极结构中的栅极材料层为非晶态的碲化锗层，在形成覆盖所述伪栅极结构的应力材料层后实施的退火过程中，所述多晶硅层重晶化时产生的体积扩张效应对所述NMOS区的沟道区产生一拉应力，所述非晶态的碲化锗层重晶化时产生的体积收缩效应对所述PMOS区的沟道区产生一压应力，二者是同时进行的。因此，相比现有技术，采用本发明提出的方法，不需针对所述NMOS区和所述PMOS区分别实施应力记忆技术，从而省去了形成掩膜和去除掩膜的工序，缩短生产时间，降低制造成本。
参照图2，其中示出了本发明提出的用于高k-金属栅工艺的应力记忆技术的实施方法的流程图，用于简要示出整个制造工艺的流程。
在步骤201中，提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区；
在步骤202中，在所述半导体衬底上依次形成一氧化物层和一多晶硅层；
在步骤203中，去除所述PMOS区上的多晶硅层；
在步骤204中，在所述半导体衬底上形成一非晶态的碲化锗层；
在步骤205中，形成所述PMOS区的伪栅极结构；
在步骤206中，形成所述NMOS区的伪栅极结构；
在步骤207中，在所述伪栅极结构的两侧形成侧壁结构；
在步骤208中，在所述半导体衬底上形成一应力材料层，以覆盖所述伪栅极结构，并执行一退火过程；
在步骤209中，去除所述应力材料层；
在步骤210中，去除所述伪栅极结构，在所述侧壁结构之间形成栅沟槽。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (14)

1.一种半导体器件的制造方法，包括：
a)提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区；
b)在所述半导体衬底上依次形成一氧化物层和一多晶硅层；
c)去除所述PMOS区上的多晶硅层；
d)在所述半导体衬底上形成一非晶态的碲化锗层；
e)形成所述PMOS区的伪栅极结构，所述PMOS区的伪栅极结构由自下而上层叠的所述氧化物层和所述非晶态的碲化锗层构成；
f)形成所述NMOS区的伪栅极结构，所述NMOS区的伪栅极结构由自下而上层叠的所述氧化物层和所述多晶硅层构成；
g)在所述伪栅极结构的两侧形成侧壁结构；
h)在所述半导体衬底上形成一应力材料层，以覆盖所述伪栅极结构，并执行一退火过程；
i)去除所述应力材料层；
j)去除所述伪栅极结构，在所述侧壁结构之间形成栅沟槽。
2.根据权利要求1所述的方法，其特征在于，采用氧化和化学气相沉积工艺实施所述步骤b)。
3.根据权利要求1所述的方法，其特征在于，所述步骤c)包括：先形成一图案化的光刻胶层以遮蔽所述NMOS区上的多晶硅层；再采用干法蚀刻工艺去除未被所述图案化的光刻胶层所遮蔽的所述PMOS区上的多晶硅层；最后，采用灰化工艺去除所述图案化的光刻胶层。
4.根据权利要求1所述的方法，其特征在于，采用物理气相沉积工艺或原子层沉积工艺形成所述非晶态的碲化锗层。
5.根据权利要求1所述的方法，其特征在于，所述步骤e)包括：先形成一图案化的光刻胶层以遮蔽所述PMOS区上的非晶态的碲化锗层的中部；再采用干法蚀刻工艺去除未被所述图案化的光刻胶层所遮蔽的非晶态的碲化锗层的其余部分和所述PMOS区上的氧化物层的其余部分；最后，采用灰化工艺去除所述图案化的光刻胶层。
6.根据权利要求1所述的方法，其特征在于，所述步骤f)包括：先形成一图案化的光刻胶层以遮蔽所述NMOS区上的多晶硅层的中部和所述PMOS区；再采用干法蚀刻工艺去除未被所述图案化的光刻胶层所遮蔽的所述NMOS区上的多晶硅层的其余部分和所述NMOS区上的氧化物层的其余部分；最后，采用灰化工艺去除所述图案化的光刻胶层。
7.根据权利要求1所述的方法，其特征在于，所述侧壁结构包括至少一氧化物层和/或至少一氮化物层。
8.根据权利要求1所述的方法，其特征在于，在实施所述步骤g)之前，还包括执行一离子注入的步骤，以在所述伪栅极结构两侧的半导体衬底中形成未激活的轻掺杂源/漏区。
9.根据权利要求1所述的方法，其特征在于，在实施所述步骤g)之后，还包括再次执行一离子注入的步骤，以在所述伪栅极结构两侧的半导体衬底中形成未激活的重掺杂源/漏区。
10.根据权利要求1所述的方法，其特征在于，采用湿法蚀刻工艺实施所述步骤i)。
11.根据权利要求1所述的方法，其特征在于，在实施所述步骤i)之后，还包括在所述侧壁结构两侧的源/漏区上形成自对准硅化物的步骤。
12.根据权利要求11所述的方法，其特征在于，在形成所述自对准硅化物之后，还包括形成一接触孔蚀刻停止层，以至少覆盖所述伪栅极结构的步骤。
13.根据权利要求12所述的方法，其特征在于，在形成所述接触孔蚀刻停止层之后，还包括以下步骤：形成一层间介质层，以覆盖所述接触孔蚀刻停止层；研磨所述层间介质层和所述接触孔蚀刻停止层，以露出所述伪栅极结构的顶部。
14.根据权利要求1所述的方法，其特征在于，在实施所述步骤j)之后，还包括以下步骤：在所述栅沟槽中依次形成一界面层、一高k介电层和一功函数金属层；实施金属栅的回填；执行一研磨过程，以去除形成在所述栅沟槽外部的金属栅、功函数金属层、高k介电层和界面层。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101027761A (zh) * 2004-07-28 2007-08-29 英特尔公司 使半导体结构平坦化以形成替代金属栅
CN101641780A (zh) * 2007-03-20 2010-02-03 索尼株式会社 半导体器件及其制造方法
CN102456691A (zh) * 2010-10-29 2012-05-16 索尼公司 半导体装置和半导体装置制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7435636B1 (en) * 2007-03-29 2008-10-14 Micron Technology, Inc. Fabrication of self-aligned gallium arsenide MOSFETs using damascene gate methods

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101027761A (zh) * 2004-07-28 2007-08-29 英特尔公司 使半导体结构平坦化以形成替代金属栅
CN101641780A (zh) * 2007-03-20 2010-02-03 索尼株式会社 半导体器件及其制造方法
CN102456691A (zh) * 2010-10-29 2012-05-16 索尼公司 半导体装置和半导体装置制造方法

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