CN103618539A - 一种把ecl逻辑电平转化为mos逻辑电平的bicmos电路 - Google Patents

Abstract

一种把ECL逻辑电平转化为MOS逻辑电平的BICMOS电路，转化电路用于把第一逻辑电平范围转化为第二逻辑电平范围，就像通常涉及到把ECL阶段转换为CMOS阶段。

Description

一种把ECL逻辑电平转化为MOS逻辑电平的BICMOS电路

技术领域：

本发明涉及到一个转换电路，用于在不同的逻辑电平间转换。特别地，本发明涉及到一个转换电路，该电路有关于发射极耦合逻辑（ECL）电路，用于在逻辑电平间转换，该逻辑电平与互补金属氧化物半导体（CMOS）电路有关。更具体地，本发明涉及到一个转换电路，该电路产生一个参考电压，提供最小的延迟给ECL到CMOS的逻辑电平转换。

背景技术：

在电路快速扩展的领域，利用了双极型晶体管和MOS晶体管它们可取的特性，在不同的逻辑电平电压范围之间提供平稳和快速的转换是必须的，该电压范围与两个晶体管有关。特别地，双极型晶体管，众所周知的是，它在逻辑高电平和逻辑低电平之间具有快速开关速度，它同样消耗功率到一个范围，它们不能在电路设计中唯一地使用。另一方面，MOS晶体管消耗很小的功率。因此，许多MOS晶体管可在小面积里使用而很少考虑过热。但是，关于在逻辑高电平和低电平之间的转换，MOS晶体管比双极型晶体管慢的多。转换速度的差异与逻辑电平“波动”的差异有关，这种波动与两个晶体管的类型有关。特别地，MOS晶体管从轨对轨电压水平波动，而双极型晶体管逻辑电平波动大约少一个数量级。

为了利用双极型晶体管的开关转换速度和MOS晶体管的低功耗，经常在同一芯片上结合两种类型，来形成众所周知的BICMOS电路。在这个组合中，必须面对与两个晶体管类型相关的逻辑电平波动中的差异，以便解决这个差异造成的问题。典型地，双极型晶体管外部耦合，也就是，连接到一个外部的电源轨道，该晶体管它的逻辑高电平和低电平之间的波动只有大约0.8V，而一个内部耦合的双极型晶体管，即没有直接连接到高电势或低电势电源轨道，可以有低至200毫伏的逻辑电平波动。例如一个数字电路，它的轨对轨电压差分被设置在0.0V和5.0V之间，将会有一个外部耦合的双极型晶体管响应大约4.1V的逻辑高电平和大约3.3V的逻辑低电平。换句话说，MOS晶体管的逻辑电平波动基本上等于这个轨对轨电压差分，或者，对于提供的例子，逻辑高电平将会大约为5.0V，逻辑低电平将会大约为0.0V。进一步地，与MOS晶体管相关的更大的电容，增大了完成该转换的时间，相比于和双极型晶体管相关的转换时间。一个相对更快的转换电路，ECL设计里有双极型晶体管，该电路只有大约100-150皮秒的传播延迟（对一个门），以及对于输出缓冲器大约有22mW的平均功耗。一个以MOS晶体管为基础的电路将会有大约200-400皮秒的传播延迟（同样对于单独的门），但是平均功耗在微瓦范围内。大多数情况，MOS器件有更高的温度和进程依赖，同样具有负载依赖。但是ECL器件对这样的变化没有那么敏感，且是负载依赖的。同样应该注意到的是，MOS晶体管显示的功耗是频率相关的，而ECL的功耗却不是的。因此，需要明白的是，MOS晶体管工作在相对低频下，导致了比ECL器件工作有更少的功耗，但是那不是高频下通常的情况。“交叉”点上，一个晶体管类型比其他涉及到的许多因素，具有更小的耗散，涉及的因素包括，相关负载，器件尺寸及制造。

当MOS晶体管和双极型晶体管结合来创造快速转换，低功耗电路，某些兼容性问题必须解决。也就是，在BICMOS电路，双极型分支电路可以接收逻辑信号，然后传递这些信号给MOS分支电路。问题是双极型晶体管输出的逻辑电平，通常不足以转换一个MOS晶体管，从各自的高到低电压波动可以看出，如上面所提到的。因此必须提供一个电路，用于把双极型逻辑电平信号转换为MOS逻辑电平信号。这可以以一种简单的改变实现，该改变使用一个转换分支电路，该电路设计来影响那个转换。但是，这种转换器内部具有延迟；也就是说，使用这样补充的分支电路，双极型和MOS逻辑电平之间的转换需要时间。之后的问题是产生一个转换器，该转换器不会造成传播时间增大很多。

在BICMOS电路的领域，一种特定类型的分支电路以更高的频率使用，这个电路是发射极耦合逻辑（ECL）。众所周知，ECL门是非常快的，主要是因为逻辑电平波动很小，还因为ECL电路为了电流模式操作而被偏置，因此确保了晶体管没有饱和，并且没有存储延迟时间。ECL电路同样被用于转换器，该转换器连接BICMOS电路中的两种类型的电路。当该电路的ECL元件作为一个单端器件运行时，而不是以差模方式运行，由于电压波动而出现的问题，所有电路的高电势电源轨道都受制于这个问题。这种敏感性的一个结果就是ECL门过早的转换。当然，当转换器区别地运行，绝对电压水平的波动比电平波动的差异有小的多的关系。不管如何，显著关注的其他波动，相关于温度波动，晶片到晶片以及在相同晶片上的制造变化。

先前技术的ECL到CMOS转换器，没有有效地解决所有提到的各个问题，包括传播延迟，对电源轨道的敏感性以及温度波动。图1中说明的先前技术中的ECL到CMOS转换器，是一个逻辑电平过渡放大器，它在补充的ECL输入级和MOS输出级之间提供转换，正如1989年9月5号发给Cornelissen的美国专利号4865159中所描述的。补充的输入对Q1和Q2，是射极跟随器晶体管，提供输出信号给PMOS晶体管QP1，QP2，QP3和QP4。提到的PMOS晶体管的栅级都连接到PMOS晶体管QP5到NMOS晶体管QN5的栅极。NMOS晶体管QN5可以被用来使QP5隔离任何瞬变。有几个问题与图1中转换器的参考阶段有关。特别地，参考输出中使用PMOS晶体管QP5，提供很大的阻抗给转换，因此，十分可能放慢转换器的传播速率。另外，与那个转换器的使用相关的高阻抗，使用那个单独参考阶段扇出到多个输出负载阶段。同样，NMOS晶体管QN5可以被用作一个隔离器件，不过上述电路将会保持对转换噪声的敏感，转换噪声在QP5的栅极里。最后，提到的先前技术，未能解决，根据需要可以“调整”传播延迟这个需求。

因此需要的是，一个ECL到CMOS的转换电路，它提供：（1）隔绝电源轨道波动，温度波动，及制造过程的影响；（2）最小的，可选择的传播延迟，并有效地隔绝转换噪声；（3）能够通过标准制造技术调整传播延迟。进一步地，需要的是一个转换器，它提供多个转换（扇出），使用一个单独的参考阶段。最后，需要的是一个转换器，该转换器可以被用于需要转换的各种各样的情况，但是不限制锁相环和时钟恢复电路。

发明内容：

本发明的一个目的是，提供一个简单设计的双极型到CMOS转换器电路，具有减小的传播延迟，且有效的隔绝转换噪声。本发明的进一步目的是提供一个转换电路，隔绝电源轨道电压和温度波动，以及制造变化。本发明的进一步目的是提供一个本质上更一般的转换器，该转换器必须被定做来提供一系列传播延迟时间，用于一组电路类型，包括，但是不限制，锁相环和时钟恢复电路。本发明的最终目的是提供一个转换器，它能够把双极型电路转换为多个MOS电路。

本发明的技术解决方案：

本发明通过一个新颖的设计，解决了先前技术中的问题。这个新颖的ECL到CMOS转换器依赖于（1）隔离该电路来消除它对电压，温度，以及制造波动的敏感性，使用分支电路来为转换器开发一个独立的电流调节器；（2）提供一个新颖的分支电路参考阶段，它可以根据特定的转换器和传播延迟需求而定制；（3）使用电流镜技术，所以传播延迟上的精确控制可以实现。

具有本发明特征的转换器包括三个阶段。提到的分支电路参考，提供一个参考电压给转换器的输出级。这个参考阶段包括一个MOS参考晶体管，该晶体管具有可变的尺寸和电流水平，并且使用标准制造技术制成。本发明的MOS参考晶体管被优化，来最小化该MOS参考晶体管的宽度，拿出足够电流来避免使ECL电路进入饱和。在运转中时，参考阶段接收一个输入电压，该输入电压来自一个独立的，温度补偿的电压信元，以一种类似于用来隔绝转换器的ECL阶段的方式，后面将会描述。这个独立的电压信元减小了ECL到CMOS转换器对众所周知问题的敏感性，这些问题由温度和电源轨道波动，及制造进程变化造成。通常，这个独立的电压信元位于相同的芯片，就像要被调节的电路那样。参考MOS晶体管反过来连接到第二参考晶体管，第二参考晶体管输出一个信号给后面的转换器分支电路。为了有效地隔绝转换噪声，也为了减小参考阶段的阻抗，从而能够为了多个输出负载而使用单独的参考阶段，第二参考晶体管首选是一个双极型晶体管。

正如所有的ECL到CMOS转换器，本发明的ECL阶段接收一个输入信号。ECL阶段包括第一输入晶体管和第二输入晶体管，第二输入晶体管用来接收第二输入信号，来补充被第一输入晶体管接收的输入信号，众所周知地，为了建立一个差分ECL电路而不是一个单端型ECL电路。正如参考阶段，虽然不是必不可少，但是，使ECL差分电路隔绝电源轨道波动，温度波动，和制造变化，是满足需要的。这通过把两个输入晶体管的公共发射极节点连接到低电势电源轨道来实现，路径通过一个恒定电流调节器，该恒流调节器通常被认为是一个恒流源。电流调节器可以是一个“尾部”晶体管，或一个尾部晶体管与一个尾部电阻的组合。对于提到的晶体管的每一个电流调节器，它们实现了电路里的隔绝，因为每个都是一个电流源，当特殊晶体管的控制节点上的电压水平下降时，电流源提供放电路径。这是因为，电流调节器是单独地连接到上述的温度补偿电压信元。特别地，电压信元是一个独立的电压源V_CS，那个电压源提供基极驱动电流给尾部晶体管。众所周知地是，带隙电压发生器，提供相对于GND大约1.32V的输出电压，那电压稳定在V_CC±20mV之内，温度，进程变化实现了这个目的。参考阶段可以类似地通过它自己的独立补偿的尾部晶体管，连接到GND。

为了完成该转换器，一个某种形式的MOS晶体管阶段是必须的，并且可以是种种类型中的任何一个，提供输出给ECL输入级下游的其他电路。在本发明的优选方案，MOS晶体管阶段是一个CMOS阶段，它有一个第一组补充MOS晶体管。第一PMOS晶体管的栅极节点连接到参考阶段的第二参考晶体管的输出，第一PMOS晶体管的源极节点连接到ECL阶段的第一直通晶体管的发射极节点。需要注意的是，为了提供有效的隔绝，第一直通晶体管通过它自己的电流调节尾部晶体管分支电路，同样连接到GND。第一PMOS晶体管的漏极节点连接到第一NMOS晶体管的栅极节点。第一NMOS晶体管的漏极节点和栅极节点连接在一起。

CMOS阶段还有一个第二组的MOS晶体管。正如第一PMOS晶体管，第二PMOS晶体管的栅极节点连接到第二参考晶体管的输出。第二PMOS晶体管的源极节点连接到ECL阶段的第二直通晶体管的发射极。第二直通晶体管同样被隔绝，正如提到的那样。第一NMOS晶体管的栅极节点和第二NMOS晶体管的栅极节点连接在一起。

没有使用与先前技术相关的复杂电路，本发明使用了电流镜技术以促进转换。本发明CMOS阶段的设计，造成了流过第一PMOS晶体管的电流，流入第一NMOS晶体管，并且被反映到第二NMOS晶体管。这个反映，比先前技术更简单地影响转换，从而使转换电路更便宜，且更容易制造和使用。

电流镜技术同样减小了本发明ECL到CMOS转换器的传播延迟。如上所述，ECL电路转换非常快速，所以为了减小传播延迟，本发明关注于减小由MOS晶体管造成的延迟。实际上，电流镜技术减小了工作的MOS晶体管的数量，从而减小传播延迟。本发明具有的进一步新奇独特的特征是，通过调整关键晶体管的尺寸比，可以设置延迟时间。同样需要注意的是，本发明单独的参考阶段可被用来扇出给多个输出级。另外，本发明的转换器可被用于锁相环电路，和时钟恢复电路，其中MOS参考晶体管通过尾部晶体管连接到回路滤波器，而不是连接到独立的电压源。这样，尾部晶体管电流，根据环路滤波器的频率变化的函数调制。因此尾部晶体管中的调制，提供参考阶段中传播延迟的调整。

这些新奇的和其他的特征，在回顾优选方案和附加权利要求的详细描述后，将会变得明显。

对比专利文献：CN1051277A BICMOS电路中的MOS逻辑电路90108612.6，CN1996752A一个全差分BICMOS比较器200610169721.0

附图说明：

图1是先前技术的ECL到CMOS转换器的原理图。

图2是本发明的ECL到CMOS转换器的原理图。

图2A是本发明的简化原理图，显示了参考电压阶段，该阶段连接到多个扇出阶段。

图3是传播延迟的曲线，该传播延迟与图2中的转换器相关，以本发明的优选方案来描述。

具体实施方式：

本发明的器件，ECL到CMOS转换器1，在图2中被阐明，包括参考电压阶段2，用来开发一个独立的电压参考源给该ECL到CMOS转换器。需要明白的是，这里描述的转换器电路也可用于锁相环电路，时钟恢复电路，或其他需要快速转换器的电路设计中。关于图2，ECL到CMOS转换器1的一个ECL输入级3，包括一个第一输入晶体管Q1和第二输入晶体管Q2，第一输入晶体管Q1在它的控制节点上接收第一输入信号IN，第二输入晶体管Q2在它的控制节点上接收第二输入信号INB，第二输入信号INB补充了第一输入信号IN。更好地，Q1和Q2分别通过波动电阻RS1和RS2，连接到高电势电源轨道V_CC。

双极型ECL输入级3进一步包括的部分是，第一射极跟随器晶体管Q3和第二射极跟随器Q4，第一射极跟随器晶体管Q3的控制节点连接到第一输入晶体管Q1的集电极节点，第二射极跟随器晶体管Q4的控制节点，连接到第二输入晶体管Q2的集电极节点。还包括第一尾部晶体管Q5，它的发射极节点通过第一尾部电阻RT1连接到低电势电源轨道GND，第一尾部晶体管Q5的集电极节点连接到第一输入晶体管Q1和第二输入晶体管Q2的发射极节点。第一尾部晶体管Q5，连同第一尾部电阻RT1，充当一个电流调节器，该电流调节器是为了补充的输入晶体管对Q1和Q2。需要注意的是，第一射极跟随器晶体管Q3还通过第二电流调节器，Q7，RT3连接到低电势电源轨道GND，第二射极跟随器晶体管Q4通过第三电流调节器，Q6，RT2连接到GND。

为了促成给本发明的ECL到CMOS转换器1提供有效的隔绝，第一尾部晶体管Q5的控制节点连接到一个单独的带隙参考电压源，标志为V_CS。这个单独的参考电压信元，使第一尾部晶体管Q5及其他尾部晶体管保持连接到晶体管，如晶体管Q6或Q7上，每当温度或电源轨道波动，影响了ECL到CMOS转换器1中各个部件的电压水平时，提供补偿给输入晶体管Q1和Q2。见图2，第一射极跟随器晶体管Q3和第二射极跟随器晶体管Q4还连接到带隙参考电压源，该电压源可以是著名的带隙电压发生器，比如Widler信元。

操作时，射极跟随器阶段包含晶体管Q3和Q4，分别把来自晶体管Q1和Q2电压水平，移入ECL到CMOS转换器1的CMOS输出级4，电平转换足够使ECL输出相当于CMOS输入需求。图2中的电路，CMOS输出级包括第一互补对晶体管，QP1和QN1，第一PMOS晶体管QP1的源极连接到第二射极跟随器晶体管Q4的输出，第二互补对晶体管QP2和QN2，第二PMOS晶体管QP2连接到第一射极跟随器晶体管Q3的输出。当然，正如大多数CMOS晶体管对，晶体管QP1和QN1的漏极节点连接在一起，同样的还有晶体管QP2和QN2的漏极节点。

由射极跟随器晶体管Q3和Q4分别提供给第二PMOS晶体管QP2和第一PMOS晶体管QP1的信号，依赖于高电势电源轨道V_CC的电压水平，以及晶体管Q1和Q2的逻辑高（H）和逻辑低（L）输入之间的波动。例如，IN为H，输入INB是L，那么Q1导通，Q2断开，所以晶体管Q4的控制节点基本上在电压水平V_CC上，晶体管Q3的控制节点基本上在V_CC减去H和L之间的差分后的电压水平。对于标准的外部连接的双极型晶体管，这个电压差分V_SWING，通常设置约为0.8V，对于内部连接的双极型晶体管，那个电压约为200mV。当然这依赖于Q5确定的尾部电流。因此，在H时，外部连接的晶体管Q3的控制节点在大约V_CC-0.8V的电压水平。继续图2中电路的例子，第一PMOS晶体管QP1的源极节点电压水平，将会是V_CC减去第二射极跟随器晶体管Q4的基极发射极的电压降，被定义为电压降V_BEQ4，第二PMOS晶体管QP2的源极节点将会位于V_CC-V_SWING减去第一射极跟随器晶体管Q3的基极发射极电压降的电压水平，被定义为电压降V_BEQ3。因此，这波动将会保持不变，就是两个电压的绝对值减去V_BEQ3，一般情况下，假设V_BEQ3等于V_BEQ4。

当然，为了激活晶体管QP1和QP2，必须提供输入足够的电压水平在这两个PMOS晶体管的控制节点，以便导通它们（如果需要的话断开）。提供参考电压V_REF给那些控制节点，在适合MOS晶体管工作下的水平，以与ECL工作相配的转换速度，这个方法是本发明的关键特征。特别地，V_REF提供在图2的电路中，通过参考电压阶段2。在本发明的优选方案，参考电压阶段2包括一个参考晶体管QP3，该参考晶体管通过第四电流调节器，连接在V_CC和GND之间，电流调节器被定义为Q8，RT4，运行在相同的方式，并且连接到V_CS，像其他电流调节晶体管概述。参考晶体管QP3的控制节点连接到晶体管QP3的漏极节点，这样QP3一直导通，晶体管QP3具有一个源极到漏极电压降，定义为V_SDQP3。参考晶体管QP3的漏极节点连接到双极型参考晶体管Q9的控制节点，晶体管Q9是一个射极跟随器构型。需要明白的是，晶体管Q9可以根据需要的尺寸来提供一个电流源，与本发明的CMOS输出级4的需求相配。另外，多个晶体管可以被用来执行那个电流源的功能。常见的类似电路，第五尾电阻RT5给晶体管Q9提供负载，且连接在晶体管Q9的发射极和GND之间。如前所述，在这个阶段提供的双极型参考晶体管，减小转换噪声敏感度，因为，晶体管Q9发射极节点上的任何噪声波动将会被立即上拉，或下拉远离该节点。双极型晶体管Q9还具有比场效应管低的多的阻抗，因此允许使用单独的参考电压阶段2来驱动更多的电流，或对于多个扇出负载，见图2，扇出负载6都代表一个CMOS输出级，就像CMOS输出级4。

晶体管Q9的发射极也连接到一个或多个控制节点，至少一个输入级，包括图2电路的CMOS输出级。晶体管Q9两端的电压降被定义为V_BEQ9。因此，这边所述的参考电压阶段输出电压V_REF等于V_CC-V_SDQP3-V_BEQ9。需要注意的是。晶体管Q9必须有合适尺寸来提供晶体管QP1和QP2所需的电流路径，为了最小化来自两个晶体管源极的噪声影响。双极型晶体管设计工作在75微安/每平方微米激活的发射极区域，将会提供最佳的电流源给MOS晶体管，MOS晶体管的尺寸如下文所述。当然，晶体管Q9的尺寸可以改变，只要可以避免备用的和过度的电流消耗。

回到输入信号IN位于H的例子，参考电压阶段2的参考栅极节点，定义了在晶体管Q9发射极和晶体管QP1，QP2的控制节点之间的连接。通过这个连接，源极到栅极电压在第一PMOS晶体管QP1上开发，等于(V_CC-V_BEQ4)-（V_CC-V_SDQP3-V_BEQ9）。更好地是，第二射极跟随器晶体管Q4和参考射极跟随器Q9的大小是基本相同的，这样，第一PMOS晶体管QP1两端的源极到栅极电压是V_SDQP3，这个电压足够提供通过晶体管QP1的电流，该电流与晶体管QP1和QP2的尺寸之比成比例。同时，第二PMOS晶体管QP2源极到栅极电压等于（V_CC-V_SWING-V_BEQ4）-（V_CC-V_SDQP3-V_BEQ9）。因此，使这边描述的ECL到CMOS晶体管电路是可操作的，必须设置V_SWING，这样，它就基本等于电压降V_SDQP3。这可以通过调制尾部电阻RT1的阻值，通过调制波动电阻RS1和RS2的阻值，或都调制来实现。作为一种选择，V_SWING可以先设置然后设置晶体管QP3的尺寸，这样V_SDQP3基本上等于V_SWING。必须限制V_SDQP3相配的V_SWING的值，这样晶体管Q1和Q2都不会饱和，以便避免不能接受的慢ECL阶段。它的阈值通常是V_SWING约为2.0V；这个水平导致了，基极节点电压高于集电极节点电压。这样的波动将会指示通过晶体管QP3大约10mA的电流。另外，晶体管QP3必须有合适尺寸来保证参考电压阶段2的工作，因为当需要的时候，V_REF必须有一个合适的值来导通晶体管QP1或QP2，在这两个MOS晶体管的源极和控制节点之间提供足够的电势差分。在本发明的一个方案，晶体管QP3是160微米宽，V_SDQP3匹配的V_SWING电压约为0.8V，有大约1mA的电流流过晶体管QP3。需要明白的是，晶体管QP3可以不同，为了改变ECL到CMOS转换器1的传播延迟，最小宽度约为6微米，也就是，V_SDQP3接近0.8V。

继续这个例子，其中可以看见双极型逻辑电平转换为MOS逻辑电平。特别地，当V_SDQP3等于V_SWING，晶体管QP2的栅极电压为零，晶体管QP2断开。如前所述，流过晶体管QP1的电流正比于晶体管QP1和QP3的尺寸比。例如，当晶体管QP3尺寸为160微米宽，有1mA的电流流过，QP1尺寸就为320微米宽，有2mA的电流流过。因此可以知道，改变晶体管QP1的尺寸，以及晶体管QP2的尺寸，将会改变有效电流及转换速率，到增大的尺寸影响速率的程度。流过晶体管QP1的电流通过晶体管QN1反映进入晶体管QN2，因此，节点A接地，或逻辑低。使用输入信号IN是L的例子，可以看见转换为MOS电路的逻辑信号H。如果，输入信号IN是逻辑信号L，逻辑相反的输入引用在以上讨论的例子中，晶体管Q1和Q2的集电极电压将会交换，而晶体管QP1将会断开。因此，晶体管QN2也会断开。等于V_SDQP3的源极栅极电压将会在晶体管QP2上，提供流过节点A的电流，该电流正比于晶体管QP2和QP3的尺寸比，根据晶体管QP1的尺寸变化而产生的变化，也适用于晶体管QP2。然后节点A达到等于V_CC-V_BEQ4的逻辑高电平。注意到，节点A上转换后的信号是输入信号IN的反相，即，双极型逻辑电平H被转换为MOS逻辑电平。因此，在一个优选方案，反相器5连接到节点A，这样ECL到CMOS转换器1所有的输入和输出相一致。但是，需要明白的是，任何适合与CMOS工作的负载可以放置在显示的位置，为了说明，反相器5单独提供。另外，电路可以是正相的而不是反相的，并且需要注意的是，这种反向会发生在转换电路的其他位置，包括在晶体管Q1和Q2的输入，晶体管Q1和Q2的集电极，或在晶体管Q3和Q4的发射极上。

晶体管QN1和QN2，就像晶体管QP1和QP2，可以调整来满足特定的传播延迟和输出强度的需求。特别地，因为晶体管QN1设置了电流，这样晶体管QN2可以向GND放电，晶体管QN1尺寸可以调节该放电。例如，晶体管QN1的尺寸加倍，将会加倍晶体管QN2的放电能力，诸如此类。

通过这边描述的发明，外部连接的ECL阶段有关的逻辑电平波动——大约0.8V——可以被转换为一个介于V_CC-V_BEQ4和GND之间的波动——足够大并且在正确的范围内，来满足CMOS逻辑电平转换的要求。结果，与ECL逻辑电平有关的崩溃电压波动——低至0.4V——可以迅速地被转换为更大的与MOS阶段有关的波动。图3阐明了本发明电路的传播延迟改进。在图3中可以看到为了在输入IN把L转换为H，从H到L，节点A转换的传播延迟约为1.8纳秒——比类似先前技术的器件快的多（传播延迟约为3.3纳秒）。正如提到的，延迟速率，及输出电平，可以根据输出和参考阶段晶体管外形尺寸调整的函数进行调整。通过输出电平的改变，本发明的转换器，可被用来提供扇出给多达8个输出级，来自由参考电压阶段2说明的设计类型的一个参考阶段，其中额外的输出级可以连接到额外的输入级，在例如节点B和C这种节点上。

如前所述，本发明的转换器1可用于特别的应用，比如，锁相环***和时钟恢复电路。在那方面，第四电流调节器晶体管Q8的基极将会连接到一个回路滤波器而不是连接到V_CS，这样，流过晶体管Q8的电流就被调制而不是一个恒定不变的。结果，由参考电压阶段2提供的调谐延迟可以自我调制，根据回路滤波器相关的频率调谐的函数。由本发明转换器提供的可调延迟的这些及其他应用，易于被那些在该技术中熟悉的人观察到。

虽然本发明的优选方案已经在这边描述了，但是，以上描述仅仅是说明性的。这里公开的本发明的进一步改进，将会被那些在各自领域熟悉的人想起，所有这些改进被认为是在本发明由附加权利要求规定的范围内。

Claims (7)

1.一种把ECL逻辑电平转化为MOS逻辑电平的BICMOS电路，其特征是：把第一逻辑电平范围转换为第二逻辑电平范围的转换电路，它包括：（a）具有第一输入晶体管和第二输入晶体管的输入级，第一输入晶体管用来接收第一输入信号，第二输入晶体管用来接收第二输入信号，第二输入信号是第一输入信号的补充，第一第二输入晶体管连接到一个高电势电源导轨；（b）一个输出级，它具有一个连接到第二输出晶体管的第一输出晶体管，以及连接到第四输出晶体管的第三晶体管，其中输出级是一个CMOS输出级，第一输出晶体管和第三输出晶体管是PMOS晶体管，第二和第四输出晶体管是NMOS晶体管，第一输出晶体管连接到高电势电源轨道和所述第一输入晶体管，第二输出晶体管连接到低电势电源轨道和第四输出晶体管，第三输出晶体管连接到高电势电源轨道和第二输入晶体管，第四输出晶体管连接到低电势电源轨道；（c）参考级包括：（i）第一参考晶体管，它是一个PMOS晶体管，第一参考的源节点连接到高电势电源轨道，它的栅节点连接到第一参考晶体管的漏节点，它的漏节点通过第一电流调节器的一个双极型调节晶体管，连接到低电势电源轨道，（ii）第二参考晶体管，它是一个双极型晶体管，其集电极节点连接到高电势电源轨道，基极节点连接到第一参考晶体管的漏极节点，发射极节点连接到第一输出晶体管的栅级节点和第三输出晶体管的栅级节点。

2.根据权利要求1所述的一种把ECL逻辑电平转化为MOS逻辑电平的BICMOS电路，其特征是：参考阶段和输入级连接到独立的参考电压源。

3.根据权利要求1所述的一种把ECL逻辑电平转化为MOS逻辑电平的BICMOS电路，其特征是：所述电路包括：（a）一个ECL输入级，它含有一个输入晶体管和一个额外输入的晶体管，输入晶体管的集电极节点通过第一旋转电阻，连接到第一直通晶体管和高电势电源轨道，额外输入晶体管的集电极节点通过第二旋转电阻，连接到第二直通晶体管和高电势电源轨道，输入晶体管的发射极节点连接到额外输入晶体管的发射极节点；（b）一个CMOS输出级包括：（i）第一组MOS晶体管，它包括第一PMOS晶体管和第一NMOS晶体管，第一PMOS晶体管的源极节点通过第一直通晶体管连接到高电势电源轨道，第一PMOS晶体管的漏极节点连接到栅级节点和第一NMOS晶体管的漏极节点，第一NMOS晶体管的源极节点连接到低电势电源轨道；（ii）第二组MOS晶体管，包括第二PMOS晶体管和第二NMOS晶体管，第二PMOS晶体管的源极节点通过第二直通晶体管连接到高电势电源轨道，第二PMOS晶体管的漏极节点连接到第二NMOS晶体管的漏极节点，第二NMOS晶体管的源极节点连接到低电势电源轨道，第二NMOS晶体管的栅级节点连接到第一PMOS晶体管的漏极节点和第一NMOS晶体管的栅级节点；（c）参考电压阶段含有；（i）一个MOS参考晶体管，它包括，一个连接到高电势电源轨道的源极节点，通过第一电流调节器连接到低电势电源轨道的漏极节点，连接到漏极节点的栅级节点；（ii）第一双极型参考晶体管，包括，一个集电极节点，它连接到高电势电源轨道，一个基极节点，连接到MOS参考晶体管的漏极节点，一个发射极节点，通过第二电流调节器连接到低电势电源轨道，发射极节点进一步连接到第一PMOS晶体管的栅级节点和第二PMOS晶体管的栅级节点。

4.根据权利要求3所述的一种把ECL逻辑电平转化为MOS逻辑电平的BICMOS电路，其特征是：第一电流调节器包括一个第二双极型参考晶体管，其集电极节点连接到MOS参考晶体管的漏极，发射极节点通过参考电阻连接到低电势电源轨道。

5.根据权利要求3所述的一种把ECL逻辑电平转化为MOS逻辑电平的BICMOS电路，其特征是：MOS参考晶体管是一个PMOS晶体管，制造它来最大化经过该晶体管的电流，并最小化PMOS晶体管的宽度。

6.根据权利要求4所述的一种把ECL逻辑电平转化为MOS逻辑电平的BICMOS电路，其特征是：ECL输入级进一步包括：（a）一个第一发射极偏置晶体管，它的集电极节点连接到第一直通晶体管的发射极节点，第一发射极偏置晶体管的发射极节点通过第一发射极偏置电阻，连接到低电势电源轨道；（b）一个第二发射极偏置晶体管，它的集电极节点连接到第二直通晶体管的发射极节点，第二发射极偏置晶体管的发射极节点通过第二发射极偏置电阻，连接到低电势电源轨道；（c）一个第三发射极偏置晶体管，它的集电极节点连接到输入晶体管的发射极节点和额外输入晶体管的发射极节点，第三发射极偏置晶体管的发射极节点通过第三发射极偏置电阻，连接到低电势电源轨道。

7.根据权利要求3所述的一种把ECL逻辑电平转化为MOS逻辑电平的BICMOS电路，其特征是：多个扇出CMOS阶段与CMOS输出阶段并联耦合。

Images