CN103617996B - 一种具有高维持电流的环形vdmos结构的esd保护器件 - Google Patents
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Abstract
一种具有高维持电流的环形VDMOS结构的ESD保护器件，可用于片上IC高压ESD保护电路。主要由P衬底，N埋层，P下沉掺杂，N阱，P阱，第一P+注入区，第一N+注入区，第二N+注入区，第二P+注入区，第三N+注入区，第四N+注入区，第五P+注入区，多晶硅栅，薄栅氧化层和若干场氧隔离区构成。该环形VDMOS结构的ESD保护器件在高压ESD脉冲作用下，一方面可形成上、下、左、右四面导通的ESD电流路径，以提高VDMOS器件内部电流导通均匀性、降低导通电阻，提高器件的维持电流。另一方面，可利用高浓度的N埋层与P阱之间的反向PN结击穿，降低触发电压，提高体电流泄放能力。
Description
技术领域
本发明属于集成电路的静电保护领域，涉及一种高压ESD保护器件，具体涉及一种具有高维持电流的环形VDMOS结构的ESD保护器件，可用于提高片上IC高压ESD保护的可靠性。
背景技术
随着功率集成技术的不断发展，功率集成电路(IC)已成为众多电子产品中电路***不可或缺的一部分。横向双扩散绝缘栅场效应管(LDMOS)和纵向双扩散金属氧化物半导体(VDMOS)功率场效应器件是上世纪末迅速发展起来的常用功率器件，它们的应用范围也愈来愈广。例如在直流电源，马达传动，显示屏驱动电路等高压、大功率电路***中，LDMOS或VDMOS功率器件更是不可缺少的重要半导体器件。然而，在工程应用实践中，常常会因一些“偶然”因素导致电路***功能失效或损坏。据调查，近37％的失效是因不易为人所知的静电放电(ESD)引起的，即工程师们所谓的“偶然”失效。倘若要排除这些潜在的“偶然”失效因素，就必须在高压电路或功率集成电路的被保护端口设置合适的ESD防护措施。
近20年来，人们利用功率器件大电流、耐高压的特性，常采用LDMOS在智能功率IC的输出端口既用作功率驱动管，又用作ESD防护器件。然而，在ESD防护应用中的实践证明，LDMOS器件的ESD保护性能较差，少数LDMOS器件因其栅氧抗击穿能力低，抵抗不了高压ESD脉冲的冲击而被损坏。即使多数LDMOS通过场板技术或降低表面场(RESURF)技术，提高了器件的栅氧抗击穿能力，但是，大部分LDMOS器件仍在高压ESD脉冲作用下，一旦触发回滞，器件就遭到损坏，鲁棒性较弱，达不到国际电工委员会规定的电子产品要求人体模型不低于2000V的静电防护标准(IEC6000-4-2)。最近几年，有人提出将VDMOS应用于高压ESD保护，与LDMOS相比，虽然VDMOS器件的ESD鲁棒性略有提高，但维持电压仍然偏低，且还存在高触发电压、低维持电压、容易进入闩锁状态的风险。本发明提供了一种新的环形VDMOS技术方案，它可构成一具有上、下、左、右四面均有电流导通路径的ESD保护器件，可提高器件导通均匀性、降低导通电阻，增大器件的维持电流，在高压ESD防护中能够快速开启，能有效避免VDMOS器件在进入闩锁状态。
发明内容
针对现有的高压ESD防护器件中普遍存在的ESD鲁棒性弱、抗闩锁能力不足等问题，本发明实例设计了一种具有高维持电流的环形VDOMS的ESD保护器件，既充分利用了VDOMS器件能承受高压击穿的特点，又利用了器件的环形版图设计，以降低器件的导通电阻、增大维持电流。通过特殊设计的P阱、N埋层、N阱和P下沉掺杂版图层次，使器件在高压ESD脉冲作用下，具有环形结构的反向PN结击穿，形成类似四个VDMOS并联多条ESD电流泄放路径。通过综合权衡及器件版图参数的合理控制，可得到耐高压、高维持电流，低导通电阻、强鲁棒性的可适用于高压IC电路中的ESD保护器件。
本发明通过以下技术方案实现：
一种具有高维持电流的环形VDMOS结构的ESD保护器件，其包括环形VDMOS结构的ESD电流导通路径，以提高维持电流和增强器件的ESD鲁棒性，其特征在于：主要由P衬底，N埋层，第一P阱，第一N阱，第二P阱，第二N阱，第三P阱，P下沉掺杂，第一P+注入区，第一N+注入区，第二N+注入区，第二P+注入区，第三N+注入区，第四N+注入区，第三P+注入区，第一场氧隔离区、第二场氧隔离区、第三场氧隔离区、第四场氧隔离区、第五场氧隔离区、第六场氧隔离区和第一多晶硅栅及其覆盖的第一薄栅氧化层、第二多晶硅栅及其覆盖的第二薄栅氧化层构成；
所述N埋层在所述P衬底的表面部分区域；
所述P衬底和所述N埋层的表面从左到右依次设有所述第一P阱、所述第一N阱、所述第二P阱、所述第二N阱及所述第三P阱；
所述N埋层与所述第一N阱的横向叠层长度必须满足ESD设计规则，所述N埋层与所述第二N阱的横向叠层长度必须满足ESD设计规则；
所述第一P阱内设有所述第一P+注入区，在所述P衬底的左侧边缘与所述第一P+注入区之间设有所述第一场氧隔离区；
所述第一N阱内设有所述第一N+注入区，所述第一P+注入区的右侧与所述第一N+注入区的左侧之间设有所述第二场氧隔离区；
所述第三场氧隔离区横跨在所述第一N阱和所述第二P阱表面部分区域，所述第三场氧隔离区的左侧与所述第一N+注入区的右侧相连；
在所述第三场氧隔离区的右侧和所述第二N+注入区的左侧之间的所述第二P阱的表面部分区域，设有所述第一多晶硅栅及其覆盖的所述第一薄栅氧化层；
所述第二P阱内设有所述P下沉掺杂，所述P下沉掺杂内设有所述第二P+注入区，所述第二N+注入区横跨在所述P下沉掺杂的左侧和所述第二P阱之间的表面部分区域，所述第二N+注入区的右侧与所述第二P+注入区的左侧相连，所述第二N+注入区的左侧与所述第一多晶硅栅及其覆盖的所述第一薄栅氧化层的右侧相连；
所述第三N+注入区横跨在所述P下沉掺杂的右侧和所述第二P阱之间的表面部分区域，所述第三N+注入区的左侧与所述第二P+注入区的右侧相连，所述第三N+注入区的右侧与所述第二多晶硅栅及其覆盖的所述第二薄栅氧化层的左侧相连；
所述第二N阱内设有所述第四N+注入区，在所述第二多晶硅栅及其覆盖的所述第二薄栅氧化层的右侧与所述第四N+注入区之间设有第四场氧隔离区；
所述第四场氧隔离区横跨在所述第二P阱和所述第二N阱的表面部分区域，所述第四场氧隔离区的右侧与所述第四N+注入区相连；
所述第三P阱内设有所述第三P+注入区，所述第四N+注入区与所述第三P+注入区之间设有所述第五场氧隔离区，所述第五场氧隔离区横跨在所述第二N阱与所述第三P阱的表面部分区域；在所述第三P+注入区和所述P衬底的右侧边缘之间设有所述第六场氧隔离区；
由所述第一P阱和所述第三P阱构成第一闭合环，由所述第一N阱和所述第二N阱构成第二闭合环，由所述第一P+注入区和所述第三P+注入区构成第三闭合环，由所述第一N+注入区和所述第四N+注入区构成第四闭合环，由所述第二N+注入区和所述第三N+注入区构成第五闭合环，由所述第一场氧隔离区和所述第六场氧隔离区构成第六闭合环，由所述第二场氧隔离区和所述第五场氧隔离区构成第七闭合环，由所述第三场氧隔离区和所述第四场氧隔离区构成第八闭合环，由所述第一薄栅氧和所述第二薄栅氧构成第九闭合环，由所述第一多晶硅栅和所述第二多晶硅栅构成第十闭合环，所述第二P+注入区的版图设计为方形或矩形，是VDMOS器件版图的中心，所述第五闭合环的内侧与方形或矩形所述的第二P+注入区的外侧相连，所述第五闭合环的外侧与所述第十闭合环的内侧相连，所述第十闭合环覆盖在所述第九闭合环的上方，所述第九闭合环的外侧与所述第八闭合环的内侧相连，所述第八闭合环的外侧与所述第四闭合环的内侧相连，所述第四闭合环的外侧与所述第七闭合环的内侧相连，所述第七闭合环的外侧与所述第三闭合环的内侧相连，所述第三闭合环的外侧与所述第六闭合环的内侧相连，所述第六闭合环的外侧与所述P衬底的边缘相连，所述第一闭合环位于所述第六闭合环与所述第七闭合环之间，所述第二闭合环位于所述第七闭合环与所述第八闭合环之间，所述第三闭合环位于所述第一闭合环内，所述第四闭合环位于所述第二闭合环内，所述第二闭合环的外侧与所述第一闭合环的内侧相连，所述第二闭合环的内侧与方形或矩形的所述第二P阱的外侧相连，所述第十闭合环、所述第九闭合环、所述第五闭合环和所述第二P+注入区均位于方形或矩形的所述第二P阱内，所述第八闭合环横跨在所述第二闭合环与所述第二P阱之间，所述第一闭合环、所述第二闭合环、所述第三闭合环、所述第四闭合环、所述第五闭合环、所述第六闭合环、所述第七闭合环、所述第八闭合环、所述第九闭合环和所述第十闭合环均构成以方形或矩形的所述第二P+注入区为中心的环形版图；
所述第一N+注入区、所述第一多晶硅栅、所述第二多晶硅栅、所述第四N+注入区分别与第一金属1、第二金属1、第四金属1、第五金属1相连接，所述第二N+注入区、所述第二P+注入区和所述第三N+注入区均与第三金属1相连；所述第一金属1和所述第五金属1均与第一金属2相连，用作器件的金属阳极；
所述第二金属1、所述第三金属1和第四金属1均和第二金属2相连，用作器件的金属阴极。
本发明的有益技术效果为：
(1)本发明实例器件充分利用了NPN快速泄放ESD电流的优点，以及所述N埋层与所述第二P阱形成的反偏PN结易击穿，ESD电流不易造成表面浪涌现象和所述P下沉掺杂的杂质离子浓度高的等特点，以提高器件的维持高压和ESD体电流泄放能力。
(2)本发明实例器件设计的所述第一闭合环、所述第二闭合环、所述第三闭合环、所述第四闭合环、所述第五闭合环、所述第六闭合环、所述第七闭合环、所述第八闭合环、所述第九闭合环和所述第十闭合环均构成以方形或矩形所述第二P+注入区为中心的环形版图，可在同一平面上形成上、下、左、右四面的环形电流导通路径，以提高器件导通均匀性、降低导通电阻，增大器件的维持电流。
(3)本发明实例中的所述第二N+注入区必须横向跨接在所述P下沉掺杂的左侧和所述第一多晶硅栅及其覆盖的所述第一薄栅氧化层右侧之间的所述第二P阱的表面部分区域，所述第三N+注入区必须横向跨接在所述P下沉掺杂的右侧和所述第二多晶硅栅及其覆盖的所述第二薄栅氧化层右侧之间所述第二P阱的表面部分区域，以提高器件的维持电压，增强器件的ESD体电流泄放能力。
附图说明
图1是本发明实施例的内部结构剖面示意图；
图2是本发明实例用于高压ESD保护的电路连接图；
图3是本发明实例器件的俯视环形版图；
图4是本发明实例器件的ESD脉冲作用下的等效电路。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明：
本发明实例设计了一种具有高维持电流的环形VDMOS结构的ESD保护器件，既充分利用了VDMOS器件耐高压特点，又利用了NPN器件低导通电阻、大电流泄放能力的特点。通过特殊的环形版图结构的设计，构成一具有上、下、左、右四面均有电流导通路径的ESD保护器件，不仅能提高器件导通均匀性、降低导通电阻，还能增大器件的维持电流，可以应用于高压ESD防护，不会产生闩锁效应。
如图1所示的本发明实例器件内部结构的剖面图，是一种具有高维持电流的环形(如方形、矩形)VDMOS结构的ESD保护器件，其电学性质与四个并联的VDMOS相类似，具有四条ESD电流泄放路径，可以降低导通电阻、提高维持电流。其特征在于：主要由P衬底101，N埋层102，第一P阱103，第一N阱104，第二P阱105，第二N阱106，第三P阱107，P下沉掺杂108，第一P+注入区109，第一N+注入区110，第二N+注入区111，第二P+注入区112，第三N+注入区113，第四N+注入区114，第三P+注入区115，第一场氧隔离区116、第二场氧隔离区117、第三场氧隔离区118、第四场氧隔离区123、第五场氧隔离区124、第六场氧隔离区125和第一多晶硅栅119及其覆盖的第一薄栅氧化层120、第二多晶硅栅122及其覆盖的第二薄栅氧化层121构成；
所述N埋层102在所述P衬底101的表面部分区域；
所述P衬底101和所述N埋层102的表面从左到右依次设有所述第一P阱103、所述第一N阱104、所述第二P阱105、所述第二N阱106及所述第三P阱107；
所述N埋层102与所述第一N阱104的横向叠层长度必须满足ESD设计规则，所述N埋层102与所述第二N阱106的横向叠层长度必须满足ESD设计规则；
所述第一P阱103内设有所述第一P+注入区109，在所述P衬底101的左侧边缘与所述第一P+注入区109之间设有所述第一场氧隔离区116；
所述第一N阱104内设有所述第一N+注入区110，所述第一P+注入区109的右侧与所述第一N+注入区110的左侧之间设有所述第二场氧隔离区117；
所述第三场氧隔离区118横跨在所述第一N阱104和所述第二P阱105表面部分区域，所述第三场氧隔离区118的左侧与所述第一N+注入区110的右侧相连；
在所述第三场氧隔离区118的右侧和所述第二N+注入区111的左侧之间的所述第二P阱105的表面部分区域，设有所述第一多晶硅栅119及其覆盖的所述第一薄栅氧化层120；
所述第二P阱105内设有所述P下沉掺杂108，所述P下沉掺杂108内设有所述第二P+注入区112，所述第二N+注入区111横跨在所述P下沉掺杂108的左侧和所述第二P阱105之间的表面部分区域，所述第二N+注入区111的右侧与所述第二P+注入区112的左侧相连，所述第二N+注入区111的左侧与所述第一多晶硅栅119及其覆盖的所述第一薄栅氧化层120的右侧相连；
所述第三N+注入区113横跨在所述P下沉掺杂118的右侧和所述第二P阱105之间的表面部分区域，所述第三N+注入区113的左侧与所述第二P+注入区112的右侧相连，所述第三N+注入区113的右侧与所述第二多晶硅栅122及其覆盖的所述第二薄栅氧化层121的左侧相连；
所述第二N+注入区111必须横向跨接在所述P下沉掺杂108的左侧和所述第一多晶硅栅119及其覆盖的所述第一薄栅氧化层120右侧之间的所述第二P阱105的表面部分区域，所述第三N+注入区113必须横向跨接在所述P下沉掺杂108的右侧和所述第二多晶硅栅122及其覆盖的所述第二薄栅氧化层121右侧之间所述第二P阱105的表面部分区域，以提高器件的维持电压，增强器件的ESD体电流泄放能力。
所述第二N阱106内设有所述第四N+注入区114，在所述第二多晶硅栅122及其覆盖的所述第二薄栅氧化层121的右侧与所述第四N+注入区114之间设有第四场氧隔离区123；
所述第四场氧隔离区123横跨在所述第二P阱105和所述第二N阱106的表面部分区域，所述第四场氧隔离区123的右侧与所述第四N+注入区114相连；
所述第三P阱107内设有所述第三P+注入区115，所述第四N+注入区114与所述第三P+注入区115之间设有所述第五场氧隔离区124，所述第五场氧隔离区124横跨在所述第二N阱106与所述第三P阱107的表面部分区域；在所述第三P+注入区115和所述P衬底101的右侧边缘之间设有所述第六场氧隔离区125；
如图2所示，所述第一N+注入区110、所述第一多晶硅栅119、所述第二多晶硅栅122、所述第四N+注入区114分别与第一金属1219、第二金属1220、第四金属1222、第五金属1223相连接，所述第二N+注入区111、所述第二P+注入区112和所述第三N+注入区113均与第三金属1221相连；所述第一金属1219和所述第五金属1223均与第一金属2225相连，用作器件的金属阳极；
所述第二金属1220、所述第三金属1221和第四金属1222均和第二金属2224相连，用作器件的金属阴极。
通过拉长所述第一多晶硅栅119、第二多晶硅栅122的横向长度，增大由所述第一N阱104、所述第二N阱106、所述N埋层102、所述第二P阱105、所述P下沉掺杂108、所述第二N+注入区111、所述第三N+注入区113构成的NPN结构的基区宽度，提高器件的维持电压。
如图3所示，由所述第一P阱103和所述第三P阱107构成第一闭合环，由所述第一N阱104和所述第二N阱106构成第二闭合环，由所述第一P+注入区109和所述第三P+注入区115构成第三闭合环，由所述第一N+注入区110和所述第四N+注入区114构成第四闭合环，由所述第二N+注入区111和所述第三N+注入区113构成第五闭合环，由所述第一场氧隔离区116和所述第六场氧隔离区125构成第六闭合环，由所述第二场氧隔离区117和所述第五场氧隔离区124构成第七闭合环，由所述第三场氧隔离区118和所述第四场氧隔离区123构成第八闭合环，由所述第一薄栅氧120和所述第二薄栅氧121构成第九闭合环，由所述第一多晶硅栅119和所述第二多晶硅栅122构成第十闭合环，所述第二P+注入区112的版图可设计为方形或矩形，是VDMOS器件版图的中心，所述第五闭合环的内侧与方形或矩形的所述第二P+注入区112的外侧相连，所述第五闭合环的外侧与所述第十闭合环的内侧相连，所述第十闭合环覆盖在所述第九闭合环的上方，所述第九闭合环的外侧与所述第八闭合环的内侧相连，所述第八闭合环的外侧与所述第四闭合环的内侧相连，所述第四闭合环的外侧与所述第七闭合环的内侧相连，所述第七闭合环的外侧与所述第三闭合环的内侧相连，所述第三闭合环的外侧与所述第六闭合环的内侧相连，所述第六闭合环的外侧与所述P衬底101的边缘相连，所述第一闭合环位于所述第六闭合环与所述第七闭合环之间，所述第二闭合环位于所述第七闭合环与所述第八闭合环之间，所述第三闭合环位于所述第一闭合环内，所述第四闭合环位于所述第二闭合环内，所述第二闭合环的外侧与所述第一闭合环的内侧相连，所述第二闭合环的内侧与方形或矩形的所述第二P阱105的外侧相连，所述第十闭合环、所述第九闭合环、所述第五闭合环和所述第二P+注入区112均位于方形或矩形的所述第二P阱105内，所述第八闭合环横跨在所述第二闭合环与所述第二P阱105之间，所述第一闭合环、所述第二闭合环、所述第三闭合环、所述第四闭合环、所述第五闭合环、所述第六闭合环、所述第七闭合环、所述第八闭合环、所述第九闭合环和所述第十闭合环均构成以方形或矩形的所述第二P+注入区112为中心的环形版图；以提高器件的ESD电流导通均匀性，减小导通电阻，提高维持电流和ESD鲁棒性。
如图4所示，当ESD脉冲作用于本发明实例器件时，所述金属阳极接ESD脉冲高电位，所述金属阴极接ESD脉冲低电位，当所述第二P+注入区112、所述P下沉掺杂108、所述第二P阱105上的电阻R1上的电位上升至0.7V时，寄生NPN管T1和T2的发射极正偏，随着ESD脉冲进一步增大，所述N埋层102与所述第二P阱105形成的反偏PN结内的雪崩倍增效应不断增强，并导致空间电荷区内的少数载流子的浓度远超过多数载流子时，寄生NPN管T1和T2同时触发开启，泄放ESD电流。所述第一P+注入区109和所述第三P+注入区115用于形成P阱环，与电源地相连接，用于防止本发明实例器件工作于ESD防护时与其他***版图发生寄生效应。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (3)
1.一种具有高维持电流的环形VDMOS结构的ESD保护器件，其包括环形VDMOS结构的ESD电流导通路径，以提高维持电流和增强器件的ESD鲁棒性，其特征在于：主要由P衬底(101)，N埋层(102)，第一P阱(103)，第一N阱(104)，第二P阱(105)，第二N阱(106)，第三P阱(107)，P下沉掺杂(108)，第一P+注入区(109)，第一N+注入区(110)，第二N+注入区(111)，第二P+注入区(112)，第三N+注入区(113)，第四N+注入区(114)，第三P+注入区(115)，第一场氧隔离区(116)、第二场氧隔离区(117)、第三场氧隔离区(118)、第四场氧隔离区(123)、第五场氧隔离区(124)、第六场氧隔离区(125)和第一多晶硅栅(119)及其覆盖的第一薄栅氧化层(120)、第二多晶硅栅(122)及其覆盖的第二薄栅氧化层(121)构成；
所述N埋层(102)在所述P衬底(101)的表面部分区域；
所述P衬底(101)和所述N埋层(102)的表面从左到右依次设有所述第一P阱(103)、所述第一N阱(104)、所述第二P阱(105)、所述第二N阱(106)及所述第三P阱(107)；
所述N埋层(102)与所述第一N阱(104)的横向叠层长度必须满足ESD设计规则，所述N埋层(102)与所述第二N阱(106)的横向叠层长度必须满足ESD设计规则；
所述第一P阱(103)内设有所述第一P+注入区(109)，在所述P衬底(101)的左侧边缘与所述第一P+注入区(109)之间设有所述第一场氧隔离区(116)；
所述第一N阱(104)内设有所述第一N+注入区(110)，所述第一P+注入区(109)的右侧与所述第一N+注入区(110)的左侧之间设有所述第二场氧隔离区(117)；
所述第三场氧隔离区(118)横跨在所述第一N阱(104)和所述第二P阱(105)表面部分区域，所述第三场氧隔离区(118)的左侧与所述第一N+注入区(110)的右侧相连；
在所述第三场氧隔离区(118)的右侧和所述第二N+注入区(111)的左侧之间的所述第二P阱(105)的表面部分区域，设有所述第一多晶硅栅(119)及其覆盖的所述第一薄栅氧化层(120)；
所述第二P阱(105)内设有所述P下沉掺杂(108)，所述P下沉掺杂(108)内设有所述第二P+注入区(112)，所述第二N+注入区(111)横跨在所述P下沉掺杂(108)的左侧和所述第二P阱(105)之间的表面部分区域，所述第二N+注入区(111)的右侧与所述第二P+注入区(112)的左侧相连，所述第二N+注入区(111)的左侧与所述第一多晶硅栅(119)及其覆盖的所述第一薄栅氧化层(120)的右侧相连；
所述第三N+注入区(113)横跨在所述P下沉掺杂(118)的右侧和所述第二P阱(105)之间的表面部分区域，所述第三N+注入区(113)的左侧与所述第二P+注入区(112)的右侧相连，所述第三N+注入区(113)的右侧与所述第二多晶硅栅(122)及其覆盖的所述第二薄栅氧化层(121)的左侧相连；
所述第二N阱(106)内设有所述第四N+注入区(114)，在所述第二多晶硅栅(122)及其覆盖的所述第二薄栅氧化层(121)的右侧与所述第四N+注入区(114)之间设有第四场氧隔离区(123)；
所述第四场氧隔离区(123)横跨在所述第二P阱(105)和所述第二N阱(106)的表面部分区域，所述第四场氧隔离区(123)的右侧与所述第四N+注入区(114)相连；
所述第三P阱(107)内设有所述第三P+注入区(115)，所述第四N+注入区(114)与所述第三P+注入区(115)之间设有所述第五场氧隔离区(124)，所述第五场氧隔离区(124)横跨在所述第二N阱(106)与所述第三P阱(107)的表面部分区域，在所述第三P+注入区(115)和所述P衬底(101)的右侧边缘之间设有所述第六场氧隔离区(125)；
由所述第一P阱(103)和所述第三P阱(107)构成第一闭合环，由所述第一N阱(104)和所述第二N阱(106)构成第二闭合环，由所述第一P+注入区(109)和所述第三P+注入区(115)构成第三闭合环，由所述第一N+注入区(110)和所述第四N+注入区(114)构成第四闭合环，由所述第二N+注入区(111)和所述第三N+注入区(113)构成第五闭合环，由所述第一场氧隔离区(116)和所述第六场氧隔离区(125)构成第六闭合环，由所述第二场氧隔离区(117)和所述第五场氧隔离区(124)构成第七闭合环，由所述第三场氧隔离区(118)和所述第四场氧隔离区(123)构成第八闭合环，由所述第一薄栅氧(120)和所述第二薄栅氧(121)构成第九闭合环，由所述第一多晶硅栅(119)和所述第二多晶硅栅(122)构成第十闭合环，所述第二P+注入区(112)的版图设计为方形或矩形，是VDMOS器件版图的中心，所述第五闭合环的内侧与方形或矩形的所述第二P+注入区(112)的外侧相连，所述第五闭合环的外侧与所述第十闭合环的内侧相连，所述第十闭合环覆盖在所述第九闭合环的上方，所述第九闭合环的外侧与所述第八闭合环的内侧相连，所述第八闭合环的外侧与所述第四闭合环的内侧相连，所述第四闭合环的外侧与所述第七闭合环的内侧相连，所述第七闭合环的外侧与所述第三闭合环的内侧相连，所述第三闭合环的外侧与所述第六闭合环的内侧相连，所述第六闭合环的外侧与所述P衬底(101)的边缘相连，所述第一闭合环位于所述第六闭合环与所述第七闭合环之间，所述第二闭合环位于所述第七闭合环与所述第八闭合环之间，所述第三闭合环位于所述第一闭合环内，所述第四闭合环位于所述第二闭合环内，所述第二闭合环的外侧与所述第一闭合环的内侧相连，所述第二闭合环的内侧与方形或矩形的所述第二P阱(105)的外侧相连，所述第十闭合环、所述第九闭合环、所述第五闭合环和所述第二P+注入区(112)均位于方形或矩形的所述第二P阱(105)内，所述第八闭合环横跨在所述第二闭合环与所述第二P阱(105)之间，所述第一闭合环、所述第二闭合环、所述第三闭合环、所述第四闭合环、所述第五闭合环、所述第六闭合环、所述第七闭合环、所述第八闭合环、所述第九闭合环和所述第十闭合环均构成以方形或矩形的所述第二P+注入区(112)为中心的环形版图；
所述第一N+注入区(110)、所述第一多晶硅栅(119)、所述第二多晶硅栅(122)、所述第四N+注入区(114)分别与第一金属1(219)、第二金属1(220)、第四金属1(222)、第五金属1(223)相连接，所述第二N+注入区(111)、所述第二P+注入区(112)和所述第三N+注入区(113)均与第三金属1(221)相连；所述第一金属1(219)和所述第五金属1(223)均与第一金属2(225)相连，用作器件的金属阳极；
所述第二金属1(220)、所述第三金属1(221)和第四金属1(222)均和第二金属2(224)相连，用作器件的金属阴极。
2.如权利要求1所述的一种具有高维持电流的环形VDMOS结构的ESD保护器件，其特征在于：所述第二N+注入区(111)必须横向跨接在所述P下沉掺杂(108)的左侧和所述第一多晶硅栅(119)及其覆盖的所述第一薄栅氧化层(120)右侧之间的所述第二P阱(105)的表面部分区域，所述第三N+注入区(113)必须横向跨接在所述P下沉掺杂(108)的右侧和所述第二多晶硅栅(122)及其覆盖的所述第二薄栅氧化层(121)右侧之间所述第二P阱(105)的表面部分区域，以提高器件的维持电压，增强器件的ESD体电流泄放能力。
3.如权利要求1所述的一种具有高维持电流的环形VDMOS结构的ESD保护器件，其特征在于：所述第一闭合环、所述第二闭合环、所述第三闭合环、所述第四闭合环、所述第五闭合环、所述第六闭合环、所述第七闭合环、所述第八闭合环、所述第九闭合环和所述第十闭合环均构成以方形或矩形所述第二P+注入区(112)为中心的环形版图，在同一平面上形成上、下、左、右四面的环形电流导通路径，以提高器件导通均匀性、降低导通电阻，增大器件的维持电流。
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