CN103616814A - 一种基于fpga的同步采样时钟闭环校正方法和*** - Google Patents

Abstract

本发明公开了一种基于FPGA的同步采样时钟闭环校正方法和***。该方法首先采用了对PPS脉冲信号脉冲持续时间与相邻脉冲触发周期分别进行判断，来检测其脉冲信号的正确性；然后实时接收并检测PPS判断模块发送的动作信号，以作出相应的反应；接着通过误差校正模块对本地晶振时钟的频率进行校正并根据动作信号的状态对同步重采信号的相位误差进行测量和校正；最后通过倍频计算模块生成同步重采信号，同时将输出信号反馈给误差校正模块形成了一个闭环***，并根据校正信息校正信息对输出自动进行调整。该方法解决了在研究基于GPS采样数据同步的基础上，合并单元同步采样时钟对晶振依赖性强，以致在晶振老化、频率准确度降低的情况下，输出误差较大的问题。

Description

一种基于FPGA的同步采样时钟闭环校正方法和***

技术领域

本发明属于电工技术领域，具体涉及一种基于FPGA的同步采样时钟闭环校正方法。

背景技术

智能变电站以全站信息数字化、通信平台网络化、信息共享标准化为基本要求，实现信息采集、测量、控制、保护、监测和计量等功能，而站域信息实时同步采集技术是实现智能变电站各种应用功能的基础，它要求电子式互感器对电网电流和电压的数据采样达到每秒数千次，一经采样便可被多个智能变电站中各个智能电子设备(IED)共享。但无论控制、保护，还是监测、计量的计算处理都要求采样数据应在同一个时间点上采集，以免相位和幅值产生误差。

对于过电流保护等保护，因为电子式互感器合并单元本地晶振时钟的短期稳定性非常高，不会对保护的动作精度造成影响。但对于差动保护和计量，由于合并单元本地晶振时钟并不十分准确，经过长时间的误差累积，会造成跨间隔间不同合并单元的相位误差和幅值误差的逐渐扩大，导致差动保护的误动作和计量的严重误差。

因此，发明一种性能更为优越、应用范围更为广泛的同步采样时钟闭环校正的新方法成为亟需解决的课题。

发明内容

针对上述问题，本发明提出了一种电子式互感器合并单元中同步采样时钟的设计，致力于解决合并单元同步采样时钟对晶振依赖性强，在晶振老化，频率准确度降低的情况下，输出误差较大的不足。

为达到上述目的，本发明采取的技术方案为：

一种电子式互感器合并单元中同步采样时钟的设计，包括如下步骤：

1）通过PPS判断模块对PPS脉冲信号脉冲持续时间与相邻脉冲触发周期分别进行判断，来检测其脉冲信号的正确性；

2）通过错误处理模块实时接收并检测PPS判断模块发送的动作信号，以作出相应的反应；

3）通过误差校正模块对本地晶振时钟的频率进行校正并根据动作信号的状态对同步重采信号的频率误差和相位误差进行测量和校正；

4）通过倍频计算模块生成80点/周波的同步重采信号，同时将输出信号反馈给误差校正模块形成了一个闭环***，根据误差校正模块发送来的校正信息对输出自动进行调整。

步骤一中采用PPS判断模块对PPS脉冲信号脉冲持续时间与相邻脉冲触发周期分别进行判断，来检测脉冲信号的正确性，即当合并单元***启动后，FPGA就开始不断循环读取PPS脉冲信号输入引脚信号，直到检测到脉冲信号上升沿到来后同时触发两个计数器开始计数，通过本地时钟源对PPS脉冲信号进行检测。然后进行两个计数器数值的判断来判断脉冲信号的有效性。

步骤三中采用累计法测量4000个同步重采脉冲信号的间隔T_c，并通过倍频计算模块保证T_c=T_p，以避免了即使在晶振误差最大化的情况下，其两次同步重采信号间隔误差也只有0.25Hz，很难检测出的问题。

步骤四中采用了一种通过累加器实现的倍频方法，在FPGA中可以定义一个位宽W的reg寄存器型累加器Baund_acc与累加值变量Baund_inc。累加器Baund_acc容量2^w表示同步重采信号周期的数字量化值，累加值Baund_inc表示晶振周期的数字量化值。因此有：

F_cry/F_res=2^w/Baund_inc

考虑到

F_res=4000Hz，可求得

$\mathrm{Baund}\_\mathrm{inc}=4000\·2^w/\stackrel{\‾}{M}$

在每个晶振周期到来时，累加器Baund_acc都会加上Baund_inc，进行一次累加计算，则累加器的最高位输出即为占空比为50%的同步重采信号。此方法为实现同步重采信号的零时刻输出误差校正需要最长时间为

t_s=F_cry/(500·F_res)=25s

当PPS脉冲信号接入后，加上3s的PPS判断时间，最多需要28s，即可完全实现重采信号的同步输出。此方法克服了在本地晶振频率偏差较大时，同步重采信号的误差较大，不能实现同步重采信号的等间隔输出，对晶振的精度等级要求较高，且不利于对同步重采信号的零时刻输出误差进行校正的问题。

相对于现有技术，本发明的有益效果主要有：该方法在提高输出精度的同时，降低了晶振频率误差对同步采样时钟的影响，节约了生产成本，保证了同步采样时钟的长期稳定运行。同时该方法也可应用于其他IED设备中同步时钟的实现，为智能变电站实现信息实时同步采集奠定了基础。

附图说明

图1本发明的流程框图；

图2PPS脉冲输入波形图；

图3PPS脉冲检测流程图；

图4误差校正原理图；

图5倍频计算模块运行流程图；

图6同步采样时钟时序仿真图；

图7（a）实验误差角差测试图；

图7（b）实验误差比差测试图。

具体实施方式

以下结合附图和实施例对本发明作进一步说明。

如图1所示，一种电子式互感器合并单元中同步采样时钟的设计，包括如下步骤：

1）PPS判断。PPS脉冲信号触发特性如图2所示，当光强上升达到幅值的50%时触发时刻到来，其脉冲持续时间t_h>10μs，脉冲间隔时间t_I>500ms，相邻脉冲触发周期T_p=1s。因此可以通过对其脉冲持续时间与相邻脉冲触发周期分别进行判断，来检测PPS脉冲信号的正确性，PPS判断模块检测流程图如图3所示。

当合并单元***启动后，FPGA就开始不断循环读取PPS脉冲信号输入引脚信号，直到检测到脉冲信号上升沿到来后同时触发两个计数器开始计数，通过本地时钟源对PPS脉冲信号进行检测。本文选用精度为20ppm的50MHz普通石英晶振作为本地时钟源，则晶振实际每秒振动次数在5×10⁷±1000之间。启动计数器1，对PPS脉冲信号高电平持续时间内本地晶振振动次数进行累加计算，当下降沿到来时计数器1的计数值N₁被锁存，然后执行判断1，判断N₁是否大于500，即t_h>10μs。但若N₁计数到25×10⁶还在计数，即t_h>500ms，则自动停止计数，执行判断1出错。启动计数器2，对PPS脉冲信号相邻脉冲触发周期内本地晶振振动次数进行累加计算，当检测到下一个脉冲信号上升沿到来后计数器2的计数值N₂被锁存，然后执行判断2，判断N₂是否大于4.9999×10⁷，即T_p≈1s。但若N2计数到5.0001×10⁷还在计数，即T_p>1s，则自动停止计数，执行判断2出错。当判断1或判断2出错时，则自动进入出错处理程序，将PPS判断模块所有寄存器清零，回到等待PPS脉冲信号上升沿的初始状态。若判断1和判断2能同时满足则进入判断3，需要经过连续三次判断正确则认为PPS脉冲信号有效，输出同步标志信号syn=1，同时无论判断正确与否将计数器1和计数器2的值清零。

2）错误处理。错误处理模块实时接收并检测PPS判断模块发送的syn信号，若其值为0，则向外发送同步异常亮灯告警信号，同步采样时钟进行异步守时输出，直到PPS脉冲信号重新正确接入并连续三秒判断有效，syn信号值为1，将错误处理模块重置。

3）误差校正。误差校正示意图如图4所示。IEC61850-9-2LE标准要求合并单元采样率为80点/周波或256点/周波（50Hz），本文以经常使用的80点/周波为例，即要求同步重采信号输出速率固定为4000点/秒。由于相邻同步重采信号之间的时间间隔很短，因此即使在晶振误差最大化的情况下，其两次同步重采信号间隔误差也只有0.25Hz，很难检测出。所以可以采用累积法，测量4000个同步重采脉冲信号的间隔T_c，并通过倍频计算模块保证T_c=T_p。当误差校正模块检测到syn信号值为1时，在PPS判断模块中判断2条件满足后，对计数器2中的前三次计数值N₂进行均值计算得到平均值

并将其作为晶振的实际振动频率发送给倍频计算模块进行校正处理。当误差校正模块检测到syn信号值为0时，则将失去同步前计算出的

值发送给倍频计算模块，进入异步守时状态。

当PPS脉冲信号到来，上升沿触发时，误差校正模块开始计时。同时定义在这之后或此刻倍频模块输出的第一个同步重采信号为0号，当0号重采信号到来后误差校正模块停止计时，测量出PPS脉冲信号与0号同步重采信号之间的时间差t₀，即t₀时间内晶振振动次数K，并将K发送给倍频计算模块进行修正处理，以此来保证同步重采信号的输出无相位偏差。当误差校正模块检测到syn信号值为0时，则将K值清零，进入异步守时状态。

4）倍频计算。倍频计算模块运行流程图如图5所示。

由于FPGA中reg寄存器型变量可自由定义位宽，因此可以定义一个位宽W的reg寄存器型累加器Baund_acc与累加值变量Baund_inc。累加器Baund_acc容量2^w表示同步重采信号周期的数字量化值，累加值Baund_inc表示晶振周期的数字量化值。因此有

F_cry/F_res=2^w/Baund_inc           （3）

考虑到F_res=4000Hz，可求得

$\mathrm{Baund}\_\mathrm{inc}=4000\·2^w/\stackrel{\‾}{M}---\left(4\right)$

当倍频计算模块接收到误差校正模块发送的晶振频率校正值

后，可通过式（4）向下取整计算出累加值Baund_inc。因为累加器Baund_acc为无符号整型，因此可以无视其溢出，不断做循环累加。在每个晶振周期到来时，累加器Baund_acc都会加上Baund_inc，进行一次累加计算，则累加器的最高位输出即为占空比为50%的同步重采信号。

因为Baund_inc在计算时向下取整，造成一段时间内累加器计数值偏小，可以在对同步重采信号的零时刻输出误差校正中对计数值进行修正。当倍频计算模块接收到误差校正模块发送的零时刻输出误差值K时，此时累加器Baund_acc的最高位刚刚完成由0到1的转变，生成0号重采信号。将Baund_inc乘以K得到t_o的数字量化值Baund_err。由于Baund_err为重采信号输出滞后的时间值，因此可以通过将累加器计数值Baund_acc加上Baund_err进行延时补偿。考虑到同步重采信号的调整需要实现平稳过渡，为防止相邻两个重采信号之间间隔过小，造成程序运行错误，需要对Baund_err加以限制，当K大于500时，Baund_err为500·Baund_inc。则实现同步重采信号的零时刻输出误差校正需要最长时间为

t_s=F_cry/(500·F_res)=25s          （5）

当PPS脉冲信号接入后，加上3s的PPS判断时间，最多需要28s，即可完全实现重采信号的同步输出。

实施例：

同步采样时钟的误差分析：

该同步采样时钟中由于Baund_inc计算时的取整操作，会在第n个同步重采信号处产生误差：

${\mathrm{\ξ}}_2=|\frac{n}{F_{\mathrm{res}}}-\frac{n\·2^W}{\mathrm{Baund}\_\mathrm{inc}}\·\frac{1}{F_{\mathrm{cry}}}|---\left(6\right)$

由于同步时，每秒对重采信号的误差校正一次，所以当n取最大值4000以及Baund_inc取整误差最大为1，即n=4000，

时，ξ₂有最大值为

${\mathrm{\ξ}}_{2\max }=\frac{\stackrel{\‾}{M}}{4000\·2^W-\stackrel{\‾}{M}}---\left(7\right)$

不同于式（2）中传统倍频方法的同步重采信号输出误差ξ₁只受晶振精度的影响，由式（7）可知，通过本文方法实现的同步重采信输出最大误差ξ_2max同时受晶振精度与累加器位宽W的影响。因此可以在晶振精度不高，晶振实际振动频率

较大时，加大位宽W，来减小ξ_2max。为进一步研究在

取最大值5.0001×10⁷时，位宽W的不同取值对ξ_2max的影响情况，同时对Baund_inc计算值及其取整误差百分比δ进行了观察，如表1所示。

表1位宽W不同值对误差值的影响(M=5.0001×10⁷)

W	Baund_inc	δ(%)	ξ2max(μs)
				32	343590	1.48977×10-4	2.91045
40	87959171	4.39513×10-8	1.1369×10-2
				41	175918342	4.39513×10-8	5.6845×10-3
48	2.25175×1010	3.98250×10-9	4.4410×10-5
				64	1.47571×1015	1.34631×10-14	6.7764×10-10

通过表1可以看出，位宽W越大时，Baund_inc对应的计算值也越大，其计算时忽略小数部分产生的取整误差百分比δ也相应越小，因此对应于取整误差造成的ξ_2max也越小。

同步采样时钟的实验研究：

利用QuartusⅡ对同步采样时钟进行编程仿真，其时序仿真如图6所示，其中clk为本地晶振时钟输入，PPS_clk为PPS脉冲信号输入，resample_clk为同步重采信号输出，syn与K为内部寄存器变量。当PPS判断模块检测到PPS脉冲信号有效时，同步状态syn变为1，代表已同步。随后误差校正模块对0号重采脉冲信号进行校正，得到其输出误差值K，同时用timebar工具测得重采信号输出滞后PPS脉冲信号17.12μs。由于K为856，大于500，所以在第一次补偿时只补偿了500，当下一个PPS脉冲信号到来后，重新校正到重采脉冲信号的输出误差为356，并进行了补偿。最后同步重采信号与PPS脉冲信号在同时刻触发，其输出相位误差值K为0。

将该同步采样时钟下载到电子式电流互感器合并单元中，采用江苏凌创NT702电子式互感器稳态校验***进行了运行测试。晶振为20ppm的普通石英晶振，额定测量电流为5A，在不同电流强度下的合并单元的同步采样数据误差如图7所示。可以看出同步采样数据的比差分布较为均匀集中，在电流较小时，由于白噪声的毛刺干扰，角差波动较大，但总体上可以满足IEEE60044标准0.2S级的精度要求，反映出良好的同步性。

本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种基于FPGA的同步采样时钟闭环校正方法，其特征在于：包括如下步骤：

1）PPS判断步骤，对PPS脉冲信号脉冲持续时间与相邻脉冲触发周期分别进行判断，来检测其脉冲信号的正确性；

2）错误处理步骤，实时接收并检测PPS判断模块发送的动作信号，以作出相应的反应；

3）误差校正步骤，对本地晶振时钟的频率进行校正并根据动作信号的状态对同步重采信号的频率误差和相位误差进行测量和校正；

4）倍频计算步骤，生成80点/周波的同步重采信号，同时将输出信号反馈到误差校正步骤形成闭环，根据误差校正步骤中的频率误差和相位误差对输出自动进行调整。

2.根据权利要求1所述的同步采样时钟闭环校正方法，其特征在于：PPS判断步骤中采用PPS判断模块对PPS脉冲信号脉冲持续时间与相邻脉冲触发周期分别进行判断，来检测脉冲信号的正确性，即当合并单元***启动后，FPGA就开始不断循环读取PPS脉冲信号输入引脚信号，直到检测到脉冲信号上升沿到来，便同时触发两个计数器开始计数，通过本地时钟源对PPS脉冲信号进行检测，然后通过两个计数器的数值来判断脉冲信号的有效性。

3.根据权利要求1所述的同步采样时钟闭环校正方法，其特征在于：误差校正步骤中采用累计法测量多个同步重采脉冲信号的间隔T_c，并通过倍频计算模块保证T_c=T_p，从而判断模块成立以后，求得计数器2中的前三次计数值N₂进行均值计算得到平均值以求得频率误差；PPS脉冲信号到来，上升沿触发时，误差校正模块开始计时，在这之后或此刻倍频模块输出的第一个同步重采信号到来后误差校正模块停止计时，测量出PPS脉冲信号与0号同步重采信号之间的时间差t₀，求出t₀时间内晶振振动次数K以获得相位误差，将频率误差和相位误差进行误差校正。

4.根据权利要求1所述的同步采样时钟闭环校正方法，其特征在于：倍频计算步骤中通过累加器实现倍频，在FPGA中可以定义一个位宽W的reg寄存器型累加器Baund_acc与累加值变量Baund_inc，累加器Baund_acc容量2w表示同步重采信号周期的数字量化值，累加值Baund_inc表示晶振周期的数字量化值，那么

F_cry/F_res=2^w/Baund_inc

在每个晶振周期到来时，累加器Baund_acc都会加上Baund_inc，进行一次累加计算，则累加器的最高位输出即为占空比为50%的同步重采信号。

5.一种基于FPGA的同步采样时钟闭环校正***，其特征在于：包括如下模块：

1）PPS判断模块，用于对PPS脉冲信号脉冲持续时间与相邻脉冲触发周期分别进行判断，来检测其脉冲信号的正确性；

2）错误处理模块，用于实时接收并检测PPS判断模块发送的动作信号，以作出相应的反应；

3）误差校正模块，用于对本地晶振时钟的频率进行校正并根据动作信号的状态对同步重采信号的频率误差和相位误差进行测量和校正；

4）倍频计算模块，用于生成80点/周波的同步重采信号，同时将输出信号反馈到误差校正模块形成闭环***，根据误差校正模块发送的频率误差和相位误差对输出自动进行调整。

6.根据权利要求1所述的同步采样时钟闭环校正***，其特征在于：PPS判断模块，用于采用PPS判断模块对PPS脉冲信号脉冲持续时间与相邻脉冲触发周期分别进行判断，来检测脉冲信号的正确性，即当合并单元***启动后，FPGA就开始不断循环读取PPS脉冲信号输入引脚信号，直到检测到脉冲信号上升沿到来，便同时触发两个计数器开始计数，通过本地时钟源对PPS脉冲信号进行检测，然后通过两个计数器的数值来判断脉冲信号的有效性。

7.根据权利要求1所述的同步采样时钟闭环校正方法，其特征在于：误差校正模块，用于采用累计法测量多个同步重采脉冲信号的间隔T_c，并通过倍频计算模块保证T_c=T_p，从而判断模块成立以后，求得计数器2中的前三次计数值N₂进行均值计算得到平均值

以求得频率误差；PPS脉冲信号到来，上升沿触发时，误差校正模块开始计时，在这之后或此刻倍频模块输出的第一个同步重采信号到来后误差校正模块停止计时，测量出PPS脉冲信号与0号同步重采信号之间的时间差t₀，求出t₀时间内晶振振动次数K以获得相位误差，将频率误差和相位误差进行误差校正。

8.根据权利要求1所述的同步采样时钟闭环校正方法，其特征在于：倍频计算模块，用于通过累加器实现倍频，在FPGA中可以定义一个位宽W的reg寄存器型累加器Baund_acc与累加值变量Baund_inc，累加器Baund_acc容量2^w表示同步重采信号周期的数字量化值，累加值Baund_inc表示晶振周期的数字量化值，那么

F_cry/F_res=2^w/Baund_inc

在每个晶振周期到来时，累加器Baund_acc都会加上Baund_inc，进行一次累加计算，则累加器的最高位输出即为占空比为50%的同步重采信号。

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