CN103607130B - 基于fpga的dspace的三电平脉冲扩展的控制方法及其装置 - Google Patents

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Abstract

本发明公开了一种基于FPGA的DSPACE的三电平脉冲扩展的控制方法及其装置，适用于实验和工业应用。该脉冲扩展装置由接口转换电路、脉冲信号扩展处理单元、供电电源电路、光电转换电路组成。DSPACE的DS5101数字脉冲板卡的脉冲波形输入至接口转换电路，接口转换电路通过逻辑电平匹配将脉冲信号送入扩展处理单元，对脉冲信号进行必要的处理后将符合驱动要求的脉冲信号送入光电转换电路。利用本发明的装置和控制方法，可以实现对于DSPACE的三电平脉冲输出的扩展，克服其固有的无法输出占空比为0%和100%的数字脉冲缺陷，扩展了DSPACE在三电平中压变频器实验研究和工业应用的领域，应用前景广阔。

Description

基于FPGA的DSPACE的三电平脉冲扩展的控制方法及其装置
技术领域
本发明涉及一种基于FPGA的DSPACE的三电平脉冲扩展的控制方法及其装置，属于电力电子技术领域，适用于实验和工业应用。
背景技术
近年来，随着全控性功率器件生产技术的成熟，在越来越多的高压大功率变频器场合选择采用多电平技术，同时DSPACE在控制算法实现和升级上有着其他控制器无法比拟的优势。因此，如何利用DSPACE在算法实现上的优势来进行高压大功率多电平变频器的实验研发和工业应用成为迫切需要解决的问题。
目前，多采用修改DS5101板卡的DWO语言来实现多电平脉冲的扩展功能，但是由于其底层DWO语言执行时自身固有的缺陷无法准确的实现三电平PWM脉冲输出，同时将DS5101设置为输出模式时当功率主回路发生故障无法立即对功率器件做出保护动作。
如图7所示的二极管箝位式三电平主电路图，在采用DSPACE中DWO语言对DS5101板卡控制其输出脉冲驱动三电平主电路进行工作时，需要设定DWO语言中的某一路脉冲的作用时间参数tb1和tb2，其中：tb1表示脉冲高电平作用时间，tb2表示脉冲低电平作用时间，由于每条语句执行都需要占用一定的时钟周期，因此当设定tb1=0或者tb1=Ts（Ts为开关周期）时无法实现输出占空比为0%和100%的PWM脉冲波形，最终输出的三电平PWM脉冲如图5（a）所示的波形，且图5（b）为图5（a）的局部放大图。
下面对图7所示的二极管箝位式三电平主电路的功率器件的工作状态进行分析（以A相为例），图中逆变器的A相桥臂有四个功率开关管Sa1,Sa2,Sa3,Sa4，两个箝位二极管Da1,Da2和四个续流二极管Da3,Da4,Da5,Da6。变量SA表示A相桥臂的开关状态：
1.若Sa3,Sa4关断，Sa1,Sa2导通，定义这种状态为1态SA＝1，当电流iS为正值时，电流从电源正端P点经Sa1,Sa2流入U点；当电流iS为负值时，电流从U点经Da3,Da4流入P点。因此无论iS为何值A点都接到P点，故：
2.若Sa1,Sa4关断，Sa2，Sa3导通，定义这种状态为0态SA＝0，当电流iS为正值时，电流从电源正端O点经Da1,Sa2流入U点；当电流iS为负值时，电流从U点经Sa3,Da2流入P点。因此无论iS为何值A点都接到O点，故：UU0＝0。
3.若Sa1,Sa2关断，Sa3,Sa4导通，定义这种状态为-1态SA＝-1，当电流iS为正值时，电流从电源负端Q点经Da5,Da6流入U点；当电流iS为负值时，电流从U点经Sa3,Sa4流入Q点。因此无论iS为何值A点都接到Q点，故：
因此可以看出对于A相桥臂三种有效的开关状态SA＝0,1,-1分别对应着Sa1＝0Sa2＝1Sa3＝1Sa4＝0，Sa1＝1Sa2＝1Sa3＝0Sa4＝0，Sa1＝0Sa2＝0Sa3＝1，Sa4＝1，DS5101数字输出板卡输出波形如图5（a）所示，从图5（a）所示波形中可以看出对于一相桥臂（以A相为例）在半个工频周期内应该A相第一只功率管应当保持恒关断和第二只功率管应当保持恒开通的状态下都会发生跳变，通过上述分析不难发现，对于DSPACE1005的DS5101数字脉冲输出板卡由于其自身语言缺陷使其无法直接应用于三电平变频器上。
发明内容
为了克服上述缺陷，本发明提供一种基于FPGA的DSPACE的三电平脉冲扩展的控制方法及其装置，使得DSPACE在三电平大功率变频器PWM控制成为可能，推进该结构的工业应用。
本发明为了解决其技术问题所采用的技术方案是：一种基于FPGA的DSPACE的三电平脉冲扩展的控制方法，窄脉冲消除分为两种情形，桥臂第一管和桥臂第二管，且其消除的步骤为：
A、一相桥臂第一管窄脉冲处理：
（1）将FPGA敏感事件设置为***时钟上升沿触发方式，当FPGA检测到***时钟上升沿时***进步骤2，当***时钟为其他状态下***进入步骤5；
（2）判断当前时钟周期第一管脉冲信号st1n是否为高电平状态且上一个时钟周期第一管脉冲信号st1n-1是否为低电平状态，当在某一***时钟周期内同时满足st1n为高电平状态、st1n-1为低电平状态进入步骤3，当st1n、st1n-1为其他组合电平状态进入步骤5；
（3）判断当前时钟周期DS5101输出的占空比恒为0%的参考脉冲信号stc0n是否为高电平状态，当stc0n为高电平状态进入步骤4，当stc0n为低电平状态进入步骤5；
（4）将第一管脉冲信号拉低为低电平，消除占空比为0%的脉冲信号的高电平窄脉冲；
（5）输出第一管脉冲信号；
B、一相桥臂第二管窄脉冲处理：
（1）将FPGA敏感事件设置为***时钟上升沿触发方式，当FPGA检测到***时钟上升沿时***进步骤2，当***时钟为其他状态下***进入步骤5；
（2）判断当前时钟周期第二管脉冲信号st2n是否为低电平状态且上一个时钟周期第二管脉冲信号st2n-1是否为高电平状态，当在某一***时钟周期内同时满足st2n为低电平状态、st2n-1为高电平状态进入步骤3，当st2n、st2n-1为其他组合电平状态进入步骤5；
（3）判断当前时钟周期DS5101输出的占空比为100%的参考脉冲信号stc100n是否为低电平状态，当stc100n为低电平状态进入步骤4，当stc100n为高电平状态进入步骤5；
（4）将第二管脉冲信号拉高为高电平，消除占空比为100%的脉冲信号的低电平窄脉冲；
（5）输出第二管脉冲信号。
一种基于FPGA的DSPACE的三电平脉冲扩展的控制装置，包括接口转换电路、基于FPGA的脉冲信号处理单元、供电电源电路、驱动电路；DSPACE的DS5101数字脉冲板卡的脉冲波形输入至接口转换电路，接口转换电路通过逻辑电平匹配将脉冲信号送入基于FPGA的脉冲信号处理单元，对脉冲信号进行必要的处理后将符合驱动要求的脉冲信号送入驱动电路，供电电源电路给基于FPGA的脉冲信号处理单元提供电源。
所述基于FPGA的脉冲信号处理单元由窄脉冲消除单元、死区设置单元和功率模块保护单元组成，脉冲信号经由窄脉冲消除单元使脉冲占空比达到0%和100%,然后通过死区设置单元加入保护功率模块的死区，最后通过功率模块保护单元送出。
本发明的有益效果是：本发明完善了DSPACE三电平PWM脉冲输出功能，在修改DWO语言的基础上实现三电平PWM脉冲的准确输出和功率器件的保护，使得DSPACE应用于三电平高压大功率变频器实验研究和工业控制成为可能，同时提高了DSPACE控制***对功率器件的保护能力最短保护响应时间≤2us。对实现DSPACE在多电平大功率变频器控制中的应用具有重要意义。
附图说明
图1为本发明基于FPGA的DSPACE的三电平脉冲扩展的装置原理图；
图2为A/B/C桥臂一管的FPGA窄脉冲处理流程图；
图3为A/B/C桥臂二管的FPGA窄脉冲处理流程图；
图4为图2与图3的脉冲波形说明图；
图5（a）为现有二极管箝位式三电平的输出波形图；
图5（b）为图5（a）的局部放大图；
图6（a）为改善后的波形图；
图6（b）为图6（a）的局部放大图；
图7为现有二极管箝位式三电平主电路图。
具体实施方式
实施例
如图1至图7所示，一种基于FPGA的DSPACE的三电平脉冲扩展的控制装置，包括接口转换电路10、基于FPGA的脉冲信号处理单元20、供电电源电路30、驱动电路40；DSPACE的DS5101数字脉冲板卡的脉冲波形输入至接口转换电路10，接口转换电路10通过逻辑电平匹配将脉冲信号送入基于FPGA的脉冲信号处理单元20，对脉冲信号进行必要的处理后将符合驱动要求的脉冲信号送入驱动电路40，供电电源电路30给基于FPGA的脉冲信号处理单元20提供电源。
所述基于FPGA的脉冲信号处理单元20由窄脉冲消除单元、死区设置单元和功率模块保护单元组成，脉冲信号经由窄脉冲消除单元使脉冲占空比达到0%和100%,然后通过死区设置单元加入保护功率模块的死区，最后通过功率模块保护单元送出。
一种基于FPGA的DSPACE的三电平脉冲扩展的控制方法，窄脉冲消除分为两种情形，桥臂第一管和桥臂第二管，且其消除的步骤为：
A、一相桥臂第一管窄脉冲处理：
（1）将FPGA敏感事件设置为***时钟上升沿触发方式，当FPGA检测到***时钟上升沿时***进步骤2，当***时钟为其他状态下***进入步骤5；
（2）判断当前时钟周期第一管脉冲信号st1n是否为高电平状态且上一个时钟周期第一管脉冲信号st1n-1是否为低电平状态，当在某一***时钟周期内同时满足st1n为高电平状态、st1n-1为低电平状态进入步骤3，当st1n、st1n-1为其他组合电平状态进入步骤5；
（3）判断当前时钟周期DS5101输出的占空比恒为0%的参考脉冲信号stc0n是否为高电平状态，当stc0n为高电平状态进入步骤4，当stc0n为低电平状态进入步骤5；
（4）将第一管脉冲信号拉低为低电平，消除占空比为0%的脉冲信号的高电平窄脉冲；
（5）输出第一管脉冲信号；
B、一相桥臂第二管窄脉冲处理：
（1）将FPGA敏感事件设置为***时钟上升沿触发方式，当FPGA检测到***时钟上升沿时***进步骤2，当***时钟为其他状态下***进入步骤5；
（2）判断当前时钟周期第二管脉冲信号st2n是否为低电平状态且上一个时钟周期第二管脉冲信号st2n-1是否为高电平状态，当在某一***时钟周期内同时满足st2n为低电平状态、st2n-1为高电平状态进入步骤3，当st2n、st2n-1为其他组合电平状态进入步骤5；
（3）判断当前时钟周期DS5101输出的占空比为100%的参考脉冲信号stc100n是否为低电平状态，当stc100n为低电平状态进入步骤4，当stc100n为高电平状态进入步骤5；
（4）将第二管脉冲信号拉高为高电平，消除占空比为100%的脉冲信号的低电平窄脉冲；
（5）输出第二管脉冲信号。

Claims (2)

1.一种基于FPGA的DSPACE的三电平脉冲扩展的控制方法，其特征在于：窄脉冲消除分为两种情形，桥臂第一管和桥臂第二管，且其消除的步骤为：
A、一相桥臂第一管窄脉冲处理：
（1）将FPGA敏感事件设置为***时钟上升沿触发方式，当FPGA检测到***时钟上升沿时***进入步骤2，当***时钟为其他状态下***进入步骤5；
（2）判断当前时钟周期第一管脉冲信号st1n是否为高电平状态且上一个时钟周期第一管脉冲信号st1n-1是否为低电平状态，当在某一***时钟周期内同时满足st1n为高电平状态、st1n-1为低电平状态进入步骤3，当st1n、st1n-1为其他组合电平状态进入步骤5；
（3）判断当前时钟周期DS5101输出的占空比恒为0%的参考脉冲信号stc0n是否为高电平状态，当stc0n为高电平状态进入步骤4，当stc0n为低电平状态进入步骤5；
（4）将第一管脉冲信号拉低为低电平，消除占空比为0%的脉冲信号的高电平窄脉冲；
（5）输出第一管脉冲信号；
B、一相桥臂第二管窄脉冲处理：
（1）将FPGA敏感事件设置为***时钟上升沿触发方式，当FPGA检测到***时钟上升沿时***进入步骤2，当***时钟为其他状态下***进入步骤5；
（2）判断当前时钟周期第二管脉冲信号st2n是否为低电平状态且上一个时钟周期第二管脉冲信号st2n-1是否为高电平状态，当在某一***时钟周期内同时满足st2n为低电平状态、st2n-1为高电平状态进入步骤3，当st2n、st2n-1为其他组合电平状态进入步骤5；
（3）判断当前时钟周期DS5101输出的占空比为100%的参考脉冲信号stc100n是否为低电平状态，当stc100n为低电平状态进入步骤4，当stc100n为高电平状态进入步骤5；
（4）将第二管脉冲信号拉高为高电平，消除占空比为100%的脉冲信号的低电平窄脉冲；
（5）输出第二管脉冲信号。
2.一种基于FPGA的DSPACE的三电平脉冲扩展的控制装置，其特征在于：包括接口转换电路（10）、基于FPGA的脉冲信号处理单元（20）、供电电源电路（30）、驱动电路（40）；DSPACE的DS5101数字脉冲板卡的脉冲波形输入至接口转换电路（10），接口转换电路（10）通过逻辑电平匹配将脉冲信号送入基于FPGA的脉冲信号处理单元（20），对脉冲信号进行必要的处理后将符合驱动要求的脉冲信号送入驱动电路（40），供电电源电路（30）给基于FPGA的脉冲信号处理单元（20）提供电源；所述的基于FPGA的脉冲信号处理单元（20）由窄脉冲消除单元、死区设置单元和功率模块保护单元组成，脉冲信号经由窄脉冲消除单元使脉冲占空比达到0%和100%,然后通过死区设置单元加入保护功率模块的死区，最后通过功率模块保护单元送出。
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