CN103578988A - 鳍部、鳍式场效应管及鳍部和鳍式场效应管的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 55
- 230000005669 field effect Effects 0.000 title claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 79
- 238000009413 insulation Methods 0.000 claims abstract description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 54
- 238000005530 etching Methods 0.000 claims description 36
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 21
- 238000001312 dry etching Methods 0.000 claims description 17
- 238000001039 wet etching Methods 0.000 claims description 14
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 239000003595 mist Substances 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 claims description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 6
- 230000005012 migration Effects 0.000 description 6
- 238000013508 migration Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 230000001427 coherent effect Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000021615 conjugation Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种鳍部、鳍式场效应管及鳍部、鳍式场效应管的形成方法,鳍部的形成方法包括:提供衬底;在所述衬底表面形成包含若干第一开口的掩膜层,所述第一开口暴露出衬底;以包含若干第一开口的掩膜层为掩模,刻蚀所述衬底,形成若干凹槽;在所述凹槽内填充隔离层;沿第一开口对掩膜层进行回刻,增大第一开口的宽度,在所述掩膜层内形成若干第二开口;以掩膜层为掩模,沿第二开口刻蚀所述隔离层,使隔离层剩余预定厚度,所述剩余预定厚度的隔离层之间的衬底为第一子鳍部;刻蚀第一子鳍部上方的衬底,形成位于第一子鳍部上的第二子鳍部和位于第二子鳍部上的第三子鳍部。本发明鳍部、鳍式场效应管及其形成方法提高了鳍式场效应管的稳定性。
Description
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种鳍部、鳍式场效应管及鳍部和鳍式场效应管的形成方法。
背景技术
随着半导体制造技术的飞速发展,半导体器件朝着更高的元件密度,以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用,因此随着半导体器件的元件密度和集成度的提高,晶体管的栅极尺寸也越来越短。然而,晶体管的栅极尺寸变短会使晶体管产生短沟道效应,进而产生漏电流,最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应,抑制漏电流,现有技术提出了鳍式场效应管(Fin FET),请参考图1和图2,图1为现有技术的鳍式场效应管的剖面结构示意图,图2为图1在AA'方向上的剖面结构示意图,包括:
半导体衬底10;位于所述半导体衬底表面的鳍部11,所述鳍部11的材料为硅、锗或硅锗;位于所述半导体衬底10和鳍部11侧壁表面的绝缘层12,所述绝缘层12的表面低于所述鳍部11顶部;横跨所述鳍部11的顶部和侧壁的栅极结构13;位于所述栅极结构13两侧的鳍部内重掺杂16。
需要说明的是,所述栅极结构13包括:横跨所述鳍部11的顶部和侧壁的栅介质层14、以及位于所述栅介质层14表面的栅电极层15;所述鳍部11的顶部和侧壁与栅极结构13相接触的部分成为沟道区。
现有技术形成的鳍式场效应管中鳍部11与衬底10表面垂直,其对沟道区无应力作用,沟道区中电荷扩散的速度较慢,鳍式场效应管的性能较差。而且,现有形成的鳍部11的侧壁的形貌的均匀性较差,鳍部11的侧壁的形貌的均匀性差异性会使得鳍式场效应管的阈值电压发生偏移,影响鳍式场效应管的稳定性。
更多的鳍式场效应管请参考公开号为US2011068405A1的美国专利文件。
发明内容
本发明解决的问题是提供一种鳍部、鳍式场效应管及鳍部和鳍式场效应管的形成方法,避免所形成的各个鳍式场效应管的性能存在差异,提高所形成鳍式场效应管的电学性能。
为解决上述问题,本发明提供了一种鳍部的形成方法,包括:提供衬底;在所述衬底表面形成包含若干第一开口的掩膜层,所述第一开口暴露出衬底;以包含若干第一开口的掩膜层为掩模,刻蚀所述衬底,形成若干凹槽;在所述凹槽内填充隔离层;沿第一开口对掩膜层进行回刻,增大第一开口的宽度,在所述掩膜层内形成若干第二开口;以掩膜层为掩模,沿第二开口刻蚀所述隔离层,使隔离层剩余预定厚度,所述剩余预定厚度的隔离层之间的衬底为第一子鳍部;刻蚀第一子鳍部上方的衬底,形成位于第一子鳍部上的第二子鳍部和位于第二子鳍部上的第三子鳍部,所述第二子鳍部侧壁与第一子鳍部表面的夹角为第一角度,所述第三子鳍部侧壁与第二子鳍部表面的夹角为第二角度,所述第一子鳍部、第二子鳍部和第三子鳍部构成鳍部。
可选的,所述第一角度为70~80度,所述第二角度为82度。
可选的,刻蚀第一子鳍部上方的衬底的方法为干法刻蚀,所述干法刻蚀的刻蚀气体为Cl2、O2和HBr的混合气体,其中,Cl2的流量为50~150sccm,O2的流量为5~20sccm,HBr的流量为80~180sccm,Cl2与O2的流量比为7:1~10:1,所述干法刻蚀的电源功率为800~2500W,偏压源功率为200~700W,刻蚀时间为10~25s。
相应的,本发明还提供了一种鳍式场效应管的形成方法,包括:提供上述任一种方法形成的鳍部;形成横跨所述第二子鳍部的侧壁以及第三子鳍部的顶部和侧壁的栅极结构;在所述栅极结构两侧的第二子鳍部和第三子鳍部内形成重掺杂区。
本发明还提供了一种鳍部,包括:衬底;位于所述衬底内的若干凹槽;位于凹槽内具有预定厚度的隔离层,所述隔离层表面低于衬底表面;位于隔离层之间的第一子鳍部;位于第一子鳍部上且其侧壁与第一子鳍部表面的夹角为第一角度的第二子鳍部;位于第二子鳍部上且其侧壁与第二子鳍部表面的夹角为第二角度的第三子鳍部;其中,所述第一子鳍部、第二子鳍部和第三子鳍部构成鳍部。
可选的,所述第一角度为70~80度,所述第二角度为82度。
可选的,所述鳍部的高度与第二子鳍部和第三子鳍部的高度和的比值为4:1~3:2。
相应的,本发明还提供了一种鳍式场效应管,包括:上述任一种鳍部;横跨所述第二子鳍部的侧壁以及第三子鳍部的顶部和侧壁的栅极结构;位于所述栅极结构两侧的第二子鳍部和第三子鳍部内的重掺杂区。
与现有技术相比,本发明技术方案具有以下优点:
先对衬底进行刻蚀形成凹槽,并在凹槽内形成预定厚度的隔离层,所述隔离层表面低于衬底表面,隔离层之间的衬底为第一子鳍部;然后对位于第一子鳍部上方的衬底进行刻蚀,形成第二子鳍部和第三子鳍部,所述第二子鳍部位于第一子鳍部上方且其侧壁与第一子鳍部上表面的夹角为第一角度,所述第三子鳍部位于第二子鳍部上方且其侧壁与第二子鳍部上表面的夹角为第二角度,由于第三子鳍部相对侧壁之间的开口宽度大于第二子鳍部,利于后续栅极结构的形成;而且,由于第一子鳍部、第二子鳍部和第三子鳍部均是在衬底形成后通过对衬底刻蚀形成,第一子鳍部和第二子鳍部连贯且第二子鳍部侧壁与第一子鳍部上表面的夹角小于第一子鳍部与衬底上表面的夹角,在后续形成横跨第二子鳍部侧壁以及第三子鳍部的顶部和侧壁的栅极结构后,能够有效增大施加于栅极结构下方沟道区域上的应力,提高了沟道区域中电荷的迁移速率。
进一步,通过加入臭氧的氢氟酸溶液对所述第二子鳍部的侧壁以及第三子鳍部的顶部和侧壁进行湿法刻蚀,使第二子鳍部的侧壁以及第三子鳍部的顶部和侧壁上的硅原子与臭氧发生反应形成氧化层,又通过氢氟酸溶液去除所形成的氧化层,使第二子鳍部和第三子鳍部表面的形貌均匀,防止包含所形成鳍部的鳍式场效应管的阈值电压发生偏移,提高了鳍式场效应管的稳定性。
在上述鳍部形成后,形成横跨第二子鳍部侧壁、第三子鳍部的顶部和侧壁的栅极结构,以及在栅极结构两侧的第二子鳍部和第三子鳍部内形成重掺杂区,有效提高了所形成鳍式场效应管沟道区域中电荷的迁移速率,改善了鳍式场效应管的电学性能。
附图说明
图1~图2为现有工艺所形成鳍式场效应管的示意图;
图3为本发明鳍部的形成方法一个实施方式的流程示意图;
图4~图12为本发明鳍部的形成方法一个实施例所形成各阶段鳍部的示意图;
图13~图15为本发明鳍式场效应管的形成方法一个实施例所形成各阶段鳍式场效应管的示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其它不同于在此描述的其它方式来实施,因此本发明不受下面公开的具体实施例的限制。
正如背景技术部分所述,现有技术所形成鳍式场效应管的鳍部与衬底垂直,鳍部对包含鳍部的鳍式场效应管的沟道区无应力作用,沟道区中电荷扩散的速度较慢,鳍式场效应管的性能较差。而且,现有形成的鳍部的侧壁的均匀性较差,鳍部的侧壁均匀性差异性使得鳍式场效应管的阈值电压发生偏移,影响鳍式场效应管的稳定性。
为解决上述问题,发明人提出一种鳍部的形成方法,参考图3,为本发明鳍部的形成方法一个实施方式的流程示意图,包括:
步骤S1,提供衬底;
步骤S2,在所述衬底表面形成包含若干第一开口的掩膜层,所述第一开口暴露出衬底;
步骤S3,以包含若干第一开口的掩膜层为掩模,刻蚀所述衬底,形成若干凹槽;
步骤S4,在所述凹槽内填充隔离层;
步骤S5,沿第一开口对掩膜层进行回刻,增大第一开口的宽度,在所述掩膜层内形成若干第二开口;
步骤S6,以掩膜层为掩模,沿第二开口刻蚀所述隔离层,使隔离层剩余预定厚度,所述剩余预定厚度的隔离层之间的衬底为第一子鳍部;
步骤S7,刻蚀第一子鳍部上方的衬底,形成位于第一子鳍部上的第二子鳍部和位于第二子鳍部上的第三子鳍部,所述第二子鳍部侧壁与第一子鳍部表面的夹角为第一角度,所述第三子鳍部侧壁与第二子鳍部表面的夹角为第二角度,所述第一子鳍部、第二子鳍部和第三子鳍部构成鳍部;
步骤S8,去除包含若干第二开口的掩膜层;
步骤S9,通过加入臭氧的氢氟酸溶液对第二子鳍部的侧壁以及第三子鳍部的顶部和侧壁进行湿法刻蚀。
参考图4~图12,本发明鳍部的形成方法一个实施例所形成各阶段鳍部的示意图,结合图4~图12,通过具体实施例对本发明鳍部的形成方法做进一步说明。
参考图4,提供衬底201。
本实施例中,所述衬底201的材质为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)或碳化硅(SiC);也可以是绝缘体上硅(SOI)或绝缘体上锗(GOI);还可以为其它的材料,例如砷化镓等III-V族化合物。
继续参考图4,在所述衬底201表面形成介质层205a和包含若干第一开口203的掩膜层207a,所述第一开口203暴露出介质层205a。
其中,所述介质层205a的材质为氧化硅,以在后续刻蚀工艺中保护所述衬底201;所述掩膜层207a作为后续刻蚀介质层205a和衬底201时的掩模,所述掩膜层207a的材质为氮化硅(SiN)、氮氧化硅(SiON)、碳氧化硅(SiOC)、无定形碳(a-C)或碳氮氧化硅(SiOCN)。本实施例中,所述掩膜层207a的材质为氮化硅。
形成包含若干第一开口203的掩膜层207a的步骤包括:
在所述衬底201表面由下至上依次形成介质层205a、掩膜层和包含第一开口图案的光刻胶层(图未示);
以所述包含第一开口图案的光刻胶层为掩模,刻蚀所述掩膜层,形成包含若干第一开口203的掩膜层207a,所述第一开口203暴露出介质层205a;
去除所述包含第一开口图案的光刻胶层。
在其他实施例中,还可以不包括所述介质层205a,在衬底201表面直接形成包含若干第一开口203的掩膜层207a,其不限制本发明的保护范围。
参考图5,以包含若干第一开口203的掩膜层207a为掩模,刻蚀图4中所述介质层205a和衬底201,形成若干凹槽209。
本实施例中,形成所述凹槽209的方法为干法刻蚀,如等离子体刻蚀。所述凹槽209底部距凹槽209两侧衬底201顶部的垂直距离为800~3000埃。
参考图6,在图5中所述凹槽209和对应第一开口203内填充隔离层213a。所述隔离层213a用于后续形成的鳍部之间以及鳍部与衬底201之间的电学隔离。
形成所述隔离层213a的步骤包括:
在所述凹槽209和对应第一开口203内填充隔离层(图未示),所述隔离层填充满凹槽209和对应第一开口203并覆盖第一开口203两侧的掩膜层207a;
平坦化所述隔离层,至暴露出所述掩膜层207a。
所述隔离层的材质可以为氧化硅(SiO2)、氮氧化硅(SiON)或碳氧化硅(SiOC),本实施例中,所述隔离层的材质为氧化硅。
所述隔离层的形成工艺为化学气相沉积(CVD,Chemical VaporDeposition)工艺,比如:高密度等离子体化学气相沉积工艺(HDPCVD)或者偏常压化学气相沉积工艺(SACVD),但本发明不限于此。
平坦化所述隔离层的方法为化学机械研磨(CMP,Chemical MechanicalPolishing)工艺。
结合参考图5~图7,去除第一开口203内的隔离层213a,使剩余的凹槽209内的隔离层213b的表面低于所述掩膜层207a表面。
本实施例中,通过湿法刻蚀去除第一开口203内的隔离层213a,所述刻蚀溶液可为氢氟酸溶液,但本发明不限于此。
需要说明的是,本实施例中,隔离层213b的表面需高于所述凹槽209两侧衬底201的顶部,以在后续对包含若干第一开口203的掩膜层207a进行回刻过程中,保护凹槽209两侧的衬底201。
参考图8,沿图7中第一开口203对掩膜层207a进行回刻,增大第一开口203的宽度,在所述掩膜层207b内形成若干第二开口208。
本实施例中,对包含若干第一开口203的掩膜层207a进行回刻的方法为干法刻蚀,所述干法刻蚀的刻蚀气体为CH3F和O2的混合气体,其中,CH3F的流量为50~200sccm,O2的流量为10~40sccm,所述干法刻蚀的电源功率为500~2500W,刻蚀时间为10~40s。
参考图9,以掩膜层207b为掩模,沿第二开口208刻蚀所述隔离层213b,使隔离层213b剩余预定厚度,所述剩余预定厚度的隔离层215之间的衬底为第一子鳍部212a。
其中,所述剩余预定厚度的隔离层215的表面低于所述隔离层215两侧衬底201的表面。
本实施例中,刻蚀隔离层213b的方法为湿法刻蚀,所述湿法刻蚀的刻蚀溶液为氢氟酸溶液,刻蚀速率为20~40埃/分钟。所述第一子鳍部212a上方的衬底201的高度h2为100~1000埃(即剩余预定厚度的隔离层215表面与隔离结构215两侧衬底201的顶部的垂直距离为100~1000埃),所述鳍部212a的高度h1与第一子鳍部212a上方衬底201的高度h2的比值为4:1~3:2。
参考图10,刻蚀第一子鳍部212a上方的衬底201,形成位于第一子鳍部212a上的第二子鳍部212b和位于第二子鳍部212b上的第三子鳍部212c,所述第二子鳍部212b侧壁与第一子鳍部212a表面的夹角为第一角度,所述第三子鳍部212c侧壁与第二子鳍部212b表面的夹角θ为第二角度,所述第一子鳍部212a、第二子鳍部212b和第三子鳍部212c构成鳍部212。
其中,相邻第三子鳍部212c顶部之间的宽度与所述第二开口208的开口宽度一致。
本实施例中,刻蚀第一子鳍部212a上方的衬底201的方法为干法刻蚀。所述干法刻蚀的刻蚀气体为Cl2、O2和HBr的混合气体,其中Cl2的流量为50~150sccm,O2的流量为5~20sccm,HBr的流量为80~180sccm,Cl2与O2的流量比为7:1~10:1,干法刻蚀的电源功率为800~2500W、偏压源功率为200~700W,刻蚀时间为10~25s。
由于第二子鳍部212b的底部和第三子鳍部212c的顶部的位置确定,通过上述干法刻蚀对第一子鳍部212a上方的衬底201进行刻蚀时,当第二子鳍部212b的侧壁与隔离结构215表面的夹角为第一角度时,第三子鳍部212c的侧壁与隔离结构215表面的夹角θ为第二角度。
由于第一子鳍部212a、第二子鳍部212b和第三子鳍部212c均是在衬底201形成后通过对衬底201刻蚀形成,所述第一子鳍部212a和第二子鳍部212b连贯且第二子鳍部212b侧壁与隔离结构215上表面的夹角小于第一子鳍部212a,在后续形成横跨第二子鳍部212b侧壁以及第三子鳍部212c的顶部和侧壁的栅极结构后,能够有效增大施加于栅极结构下方沟道区域上的应力,提高了沟道区域中电荷的迁移速率,进一步提高包含所形成鳍部212的鳍式场效应管的响应速度。
较佳的,使第二角度为82度,所述第一角度为70~80度,此时第三子鳍部212c侧壁的晶面指数为(551),沟道区域中电荷迁移速率的最大。
参考图11,去除图10中包含若干第二开口208的掩膜层207b。
本实施例中,去除包含若干第二开口208的掩膜层207b的方法为湿法刻蚀,所述湿法刻蚀的采用的溶液为热磷酸溶液。
在其他实施例中,还可以采用其他任意合适的工艺去除掩膜层207b,本发明对此不做限制。
参考图12,通过加入臭氧的氢氟酸溶液对图11中所述第三子鳍部212c顶部的氧化层以及第二子鳍部212b和第三子鳍部212c的侧壁进行湿法刻蚀。
本实施例中,通入所述氢氟酸溶液中臭氧的流量为500~2000sccm,所述湿法刻蚀的刻蚀速率为10~20埃/分钟。
本实施例中,臭氧与第二子鳍211b和第三子鳍部211c侧壁表面的硅原子发生反应,形成氧化硅,又通过氢氟酸溶液将第三子鳍部212c顶部的氧化层以及第二子鳍部212b和第三子鳍部212c的侧壁表面的氧化硅刻蚀去除,使所形成第二子鳍部212b和第三子鳍部212c的侧壁表面平整均匀,提高第二子鳍部211b和第三子鳍部211c侧壁与后续形成栅介质层之间的结合度,使包含所形成鳍部的鳍式场效应管的阈值电压稳定,提高了鳍式场效应管的稳定性。
在其它实施例中,当图10中掩膜层207b与衬底201之间不包括介质层205b时,在去除所述掩膜层207b后,通过加入臭氧的氢氟酸溶液对图11中所述第三子鳍部212c顶部和侧壁以及第二子鳍部212b的侧壁进行湿法刻蚀,臭氧与第三子鳍部212c顶部和侧壁以及第二子鳍部212b的侧壁表面的硅原子发生反应,形成氧化硅,又通过氢氟酸溶液将形成的氧化硅去除,使第三子鳍部212c顶部和侧壁以及第二子鳍部212b的侧壁平整均匀。
基于上述步骤形成的鳍部如图12所示,包括:
衬底201;
位于所述衬底201内的若干凹槽;
位于凹槽内具有预定厚度的隔离层215,所述隔离层215表面低于衬底201表面;
位于隔离层215之间的第一子鳍部212a;
位于第一子鳍部212a上且其侧壁与第一子鳍部212a表面的夹角为第一角度的第二子鳍部212b;
位于第二子鳍部212b上且其侧壁与第二子鳍部212b表面的夹角为第二角度的第三子鳍部212c其中,所述第一子鳍部212a、第二子鳍部212b和第三子鳍部212c构成鳍部。
较佳的,所述第一角度为70~80度,所述第二角度θ为82度;所述第二子鳍部212b和第三子鳍部212c的高度和为100~1000埃(即,第一子鳍部212a表面距第三子鳍部212c顶部的垂直距离h2为100~1000埃。所述鳍部212的高度与第二子鳍部212b和第三子鳍部212c的高度和的比值为4:1~3:2。
以上实施例中,先对衬底进行刻蚀形成凹槽,在凹槽内形成预定厚度的隔离层,所述隔离层表面低于衬底表面,并将预定厚度的隔离层之间衬底作为鳍部的第一子鳍部,然后对位于第一子鳍部上方的衬底进行刻蚀,形成第二子鳍部和第三子鳍部,所述第二子鳍部位于第一子鳍部上且其侧壁与第一子鳍部表面的夹角为第一角度,所述第三子鳍部位于第二子鳍部上且其侧壁与第二子鳍部表面的夹角为第二角度,由于相邻第二子鳍部的相对侧壁之间的开口宽度变大,利于后续栅极结构的形成;而且,由于第一子鳍部、第二子鳍部和第三子鳍部均是在衬底形成后通过对衬底刻蚀形成,所述第一子鳍部和第二子鳍部连贯且第二子鳍部侧壁与隔离结构上表面的夹角小于第一子鳍部,在后续形成横跨第二子鳍部侧壁以及第三子鳍部的顶部和侧壁的栅极结构后,能够有效增大施加于栅极结构下方沟道区域上的应力,提高了沟道区域中电荷的迁移速率。
另外,通过加入臭氧的氢氟酸溶液对所述第二子鳍部的侧壁以及第三子鳍部的顶部和侧壁进行湿法刻蚀,使第二子鳍部的侧壁以及第三子鳍部的顶部和侧壁上的硅原子与臭氧发生反应形成氧化层,又通过氢氟酸溶液去除所形成的氧化层,使第二子鳍部和第三子鳍部表面的形貌均匀,防止包含所形成鳍部的鳍式场效应管的阈值电压发生偏移,提高了鳍式场效应管的稳定性。
结合图13~图15,通过具体实施例对本发明鳍式场效应管的形成方法做进一步说明。
参考图13,提供一种通过上述步骤形成的鳍部312,所述鳍部312包括通过对衬底301进行多次刻蚀形成的第一子鳍部312a、位于第一鳍部312a上的第二子鳍部312b和位于第二鳍部312b上的第三子鳍部312c,所述第一子鳍部312a之间的衬底301上形成有若干预定厚度的隔离层315,所述第二子鳍部312b的侧壁与隔离层315表面的夹角β为70~80度,所述第三子鳍部312c的侧壁与隔离层315表面的夹角δ为82度。
参考图14,形成横跨所述第二子鳍部312b侧壁以及第三子鳍部312c顶部和侧壁的栅极结构,所述栅极结构包括栅介质层314和栅极316。
参考图14以及图14沿BB’方向的剖视图图15,在所述栅极结构两侧的第二子鳍部312b和第三子鳍部312c内形成重掺杂区318。
由于栅极结构以及重掺杂区的形成工艺已为本领域技术人员所熟知,在此不做赘述。
本实施例中,在包括第一子鳍部、第二子鳍部和第三子鳍部的鳍部(所述第二子鳍部位于第一子鳍部上且其侧壁与第一子鳍部表面的夹角为第一角度,所述第三子鳍部位于第二子鳍部上且其侧壁与第二子鳍部表面的夹角为第二角度)形成后,形成横跨第二子鳍部侧壁、第三子鳍部的顶部和侧壁的栅极结构,再在栅极结构两侧的第二子鳍部和第三子鳍部内形成重掺杂区,形成图14和15所示的鳍式场效应管,有效提高了所形成鳍式场效应管沟道区域中电荷的迁移速率,改善了鳍式场效应管的电学性能。
另外,对于通过加入臭氧的氢氟酸溶液对第二子鳍部的侧壁以及第三子鳍部顶部和侧壁进行湿法刻蚀的鳍式场效应管,由于第二子鳍部和第三子鳍部表面的形貌均匀,避免包含所形成鳍部的鳍式场效应管的阈值电压发生偏移,提高了鳍式场效应管的稳定性。
本发明虽然已以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改,因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰,均属于本发明技术方案的保护范围。
Claims (19)
1.一种鳍部的形成方法,其特征在于,包括:
提供衬底;
在所述衬底表面形成包含若干第一开口的掩膜层,所述第一开口暴露出衬底;
以包含若干第一开口的掩膜层为掩模,刻蚀所述衬底,形成若干凹槽;
在所述凹槽内填充隔离层;
沿第一开口对掩膜层进行回刻,增大第一开口的宽度,在所述掩膜层内形成若干第二开口;
以掩膜层为掩模,沿第二开口刻蚀所述隔离层,使隔离层剩余预定厚度,所述剩余预定厚度的隔离层之间的衬底为第一子鳍部;
刻蚀第一子鳍部上方的衬底,形成位于第一子鳍部上的第二子鳍部和位于第二子鳍部上的第三子鳍部,所述第二子鳍部侧壁与第一子鳍部表面的夹角为第一角度,所述第三子鳍部侧壁与第二子鳍部表面的夹角为第二角度,所述第一子鳍部、第二子鳍部和第三子鳍部构成鳍部。
2.如权利要求1所述的鳍部的形成方法,其特征在于,所述第一角度为70~80度,所述第二角度为82度。
3.如权利要求1所述的鳍部的形成方法,其特征在于,刻蚀第一子鳍部上方的衬底的方法为干法刻蚀。
4.如权利要求3所述的鳍部的形成方法,其特征在于,所述干法刻蚀的刻蚀气体为Cl2、O2和HBr的混合气体,其中,Cl2的流量为50~150sccm,O2的流量为5~20sccm,HBr的流量为80~180sccm,Cl2与O2的流量比为7:1~10:1,所述干法刻蚀的电源功率为800~2500W,偏压源功率为200~700W,刻蚀时间为10~25s。
5.如权利要求1所述的鳍部的形成方法,其特征在于,所述鳍部的高度与第二子鳍部和第三子鳍部的高度和的比值为4:1~3:2。
6.如权利要求1所述的鳍部的形成方法,其特征在于,在所述凹槽内填充隔离层的步骤包括:
在所述凹槽和对应第一开口内填充隔离层,所述隔离层填充满凹槽和对应第一开口并覆盖第一开口两侧的掩膜层;
平坦化所述隔离层,至暴露出所述掩膜层;
去除所述第一开口内的隔离层。
7.如权利要求6所述的鳍部的形成方法,其特征在于,去除所述第一开口内的隔离层的方法为湿法刻蚀,刻蚀速率为20~40埃/分钟。
8.如权利要求1所述的鳍部的形成方法,其特征在于,所述隔离层的材质为氧化硅、氮氧化硅或碳氧化硅。
9.如权利要求1所述的鳍部的形成方法,其特征在于,所述掩膜层的材质为氮化硅、氮氧化硅、碳氧化硅、无定形碳或碳氮氧化硅。
10.如权利要求1所述的鳍部的形成方法,其特征在于,对包含若干第一开口的掩膜层进行回刻的方法为干法刻蚀。
11.如权利要求10所述的鳍部的形成方法,其特征在于,所述干法刻蚀的刻蚀气体为CH3F和O2的混合气体,其中CH3F的流量为50~200sccm,O2的流量为10~40sccm,所述干法刻蚀的电源功率为500~2500W,刻蚀时间为10~40s。
12.如权利要求1所述的鳍部的形成方法,其特征在于,在所述衬底表面和包含若干第一开口的掩膜层之间还形成有介质层,所述介质层的材质为氧化硅。
13.如权利要求1所述的鳍部的形成方法,其特征在于,形成第二子鳍部和第三子鳍部之后,还包括:
去除包含若干第二开口的掩膜层;
通过加入臭氧的氢氟酸溶液对第二子鳍部的侧壁以及第三子鳍部的顶部和侧壁进行湿法刻蚀。
14.如权利要求13所述的鳍部的形成方法,其特征在于,所述湿法刻蚀速率为10~20埃/分钟。
15.一种鳍式场效应管的形成方法,其特征在于,包括:
提供如权利要求1至14中任一种方法形成的鳍部;
形成横跨所述第二子鳍部的侧壁以及第三子鳍部的顶部和侧壁的栅极结构;
在所述栅极结构两侧的第二子鳍部和第三子鳍部内形成重掺杂区。
16.一种鳍部,其特征在于,包括:
衬底;
位于所述衬底内的若干凹槽;
位于凹槽内具有预定厚度的隔离层,所述隔离层表面低于衬底表面;
位于隔离层之间的第一子鳍部;
位于第一子鳍部上且其侧壁与第一子鳍部表面的夹角为第一角度的第二子鳍部;
位于第二子鳍部上且其侧壁与第二子鳍部表面的夹角为第二角度的第三子鳍部;其中,所述第一子鳍部、第二子鳍部和第三子鳍部构成鳍部。
17.如权利要求16所述的鳍部,其特征在于,所述第一角度为70~80度,所述第二角度为82度。
18.如权利要求17所述的鳍部,其特征在于,所述鳍部的高度与第二子鳍部和第三子鳍部的高度和的比值为4:1~3:2。
19.一种鳍式场效应管,其特征在于,包括:
如权利要求16至18中任一种鳍部;
横跨所述第二子鳍部的侧壁以及第三子鳍部的顶部和侧壁的栅极结构;
位于所述栅极结构两侧的第二子鳍部和第三子鳍部内的重掺杂区。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210254002.4A CN103578988B (zh) | 2012-07-20 | 2012-07-20 | 鳍部、鳍式场效应管及鳍部和鳍式场效应管的形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
CN103578988A true CN103578988A (zh) | 2014-02-12 |
CN103578988B CN103578988B (zh) | 2016-03-16 |
Family
ID=50050499
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201210254002.4A Active CN103578988B (zh) | 2012-07-20 | 2012-07-20 | 鳍部、鳍式场效应管及鳍部和鳍式场效应管的形成方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103578988B (zh) |
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C06 | Publication | ||
PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |