CN1035694C - 数字式神经网络高速比例积分微分调节器 - Google Patents

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Abstract

一种数字式神经网络高速比例积分微分调节器，是由压频转换器VFC1、VFC2，计数器JS1、JS2，减法器JF1～JF4，数据锁定器SS1～SS8，乘法器CF1～JF3，加法器A1～A3及数模转换器DAC为主要器件构成的。将电压信号幅度通过压频转换器表达为频率编码，运算的基础是采样周期内的脉冲个数表达为二进制数，它可大大缩短运算的周期，在微秒级实现PID控制律的运算，从根本上解决高速过程的自动调节问题。

Description

数字式神经网络高速比例积分微分调节器
本发明涉及一种数字式比例积分微分调节器。
在背景技术领域中，已有的各种数字式比例积分微分(PID)调节器均由数/模转换、串行运算电路和模/数转换等电路来实现，一般是将控制程序以运算模块的方式固化于存贮器中，在进行控制律运算时，由CPU调用并完成控制律的计算，其运算周期至少在几十毫秒以上，这对于一般的过程已完全适用，但对于过程周期在几毫秒或微秒级的高速过程就不能适用。同时由于过程本身固有特性的复杂性，目前所采用的诸如在线辨识等技术，不仅延长了运算周期，而且加大了控制***设计和开发的工作量，况且常常难以奏效，无法从根本上解决问题。在背景技术领域中，1988年11月23日公开的前苏联专利(SU1439-531-A)提出了一种连续振荡物体的数字式控制***，它是在控制单元(control unit)之外又附加了一个数字电路，从而使连续振荡物体的频率和振幅具有响应速度快和精度高的特点。在外加的数字电路中使用了模数转换器(ADC)，减法器(subtracter)，设定器(setter)，增量单元(increament unit)，加法器(summator)，寄存器(register)，乘法器(miultiplier)，计数器(scaling unit)，符号鉴别和计数器(sign discriminator and scaling unit)，符号提取器(sign extractor)，平方器(squarer)等。该控制***设计的目的在于通过控制单元和数字电路的作用使连续振荡物体的振幅和频率与所设定的目标振幅和频率误差最小。该控制***在设计思路上仍然采用了模数转换器(ADC)，这种信号转换方式限制了该控制***响应速度的进一步提高，同时其***设计是完全针对连续振荡物体控制的，故很难应用于其它一般过程的自动控制。因此，亟待研制一种针对高速过程的PID调节器，并考虑模拟电子线路在抗干扰性方面的缺陷，故还需要所设计的高速PID调节器为数字式的，从而从根本上解决这类高速过程的自动控制问题。
神经网络控制器是近年来提出的一种基于学习的自适应控制器，大部分是采用软件方式实现的，其运算周期根本无法在微秒级内实现；另外，也有用硬件方式实现的，如采用模拟电路实现的豪普菲尔德(Hopfield)网络，也有采用大规模集成电路或光学器件或超导等方式来实现的。这些或是由于模拟电路在抗干扰性和精确性方面的缺陷；或是其着眼点是放在网络的自学习性质上，用以解决普通的复杂过程的控制，而对于高速过程，目前还没有一种简单可靠而且适用的高速数字调节器。
本发明的目的是：提供一种数字式神经网络高速PID调节器，它是借鉴于神经生物学关于动物行为控制的有关成果，采用一种具有并行性质的运算电路和信号转换方式，将运算建立于信号的频率编码的基础上，使转换和运算的周期缩小了几千倍，从而根本上解决高速过程的自动调节的问题，以适应于高速过程控制的需要。
本发明的技术方案是：它包括计数器、减法器、乘法器、加法器，还包括送入测量值电压信号V1的第一压频转换器VFC1；与第一压频转换器VFC1相连的第一计数器JS1；与第一计数器JS1相连的第一数据锁定器SS1；第二数据锁定器SS2，代表设定值的电压信号V2经频率编码产生的脉冲序列在采样周期的脉冲个数送入第二数据锁定器SS2；第一减法器JF1，连在第一数据锁定器SS1和第二数据锁定器SS2之后；第三数据锁定器SS3，连在第一减法器JF1之后，第四数据锁定器SS4，连在第三数据锁定器SS3之后；第二减法器JF2，连在第一减法器JF1和第三数据锁定器SS3之后；第三减法器JF3，连在第三数据锁定器SS3和第四数据锁定器SS4之后；第四减法器JF4，连在第二减法器JF2和第三减法器JF3之后；第一乘法器CF1，连在第四减法器JF4和第五数据锁定器SS5之后；第二乘法器CF2，连在第一减法器JF1和第六数据锁定器SS6之后；第一加法器A1，连在第二减法器JF2和第二乘法器CF2之后；第二加法器A2，连在第一加法器A1和第一乘法器CF1之后；第三乘法器CF3，连在第七数据锁定器SS7和第二加法器A2之后；第三加法器A3，连在第三乘法器CF3和第八数据锁定器SS8之后，第三加法器A3的输出又送第八数据锁定器SS8；数模转换器DAC，连在第三加法器A3之后，它的输出为控制作用电压信号V3。在上述中，减法器可由加法器和原反码选择器连接构成，计数器JS1、JS2的复位，由时钟信号控制，在每个采样周期的终点，计数器JS1、JS2被复位。
对代表设定值的电压信号V2的频率编码可以用第二压频转换器VFC2后连第二计数器JS2构成，其计数值送入第二数据锁定器SS2。各数据锁定器SS1～SS8可以用锁存器或寄存器或触发器构成。
本发明与背景技术相比，具有的有益的效果是：将电压信号幅度通过压频转换器表达为频率编码，运算的基础是采样周期内的脉冲个数表达为二进数，它可大大缩短运算的周期，在微秒级实现PID控制律的运算，从根本上解决高速过程的自动调节问题。
下面结合附图，通过对实施例的详细描述，给出本发明的细节。
图1、本发明的线路结构框图；
图2、本发明的线路结构框图的实施例图；
图3、本发明实施例1的运算周期时间网络计算图；
图4、本发明的另一种实施例的线路结构框图。
在图1中：T1—计数器JS1复位控制信号；  T2—计数器JS2复位控制信号；T3—数据器锁定器SS1控制信号；T4—数据器锁定器SS2控制信号；T5—数据器锁定器SS3控制信号；T6—数据器锁定器SS4控制信号；T7—数据器锁定器SS6控制信号；T8—数据器锁定器SS5控制信号；T9—数据器锁定器SS8控制信号；T10—数据器锁定器SS7控制信号；V1—测量信号电压输入；        V2—设定值信号电压输入；P1—T/Ti参数输入；           P2—TP/T参数输入；P3—KP参数输入；             V3—输出控制作用电压信号。
本发明的PID调节器增量形式为：
Δun＝KP[(en-en-1)+T/Ti·en+TD/T(en-2en-1+en-2)]
式中：Δun为第n周期的输出控制作用增量；KP：为调节器放大系数；Ti：为积分时间；TD：为微分时间；T为采样周期；en：为测量信号与设定值的偏差。
将上述增量形式化为位置形式：
un＝Δun+un-1    un—是第n周期输出控制作用。
如图1所示，设在第n周期，测量值和设定值的电压信号经压频转换器VFC1、VFC2转化为脉冲信号，脉冲序列的频率对应着电压信号的幅值，通过计数器JS1、JS2对两个脉冲序列在采样周期内计数，在数据锁定器SS1、SS2中将两个计数值存放，减法器JF1的输出为两脉冲计数的差Nn，Nn对应的是测量值与设定值的偏差en(其它Nn-1与en-1，Nn-2与en-2等的关系类同)。这时数据锁定器SS3中的数据为上一周期的Nn-1，而数据锁定器SS4中的数据是Nn-2，减法器JF2的输出为(Nn-Nn-1)，减法器JF3的输出为(Nn-1-Nn-2)，减法器JF4的输出为(Nn-2Nn-1+Nn-2)，数据锁定器SS5中的数据为(TD/T)，乘法器CF1的输出是[TD/T(Nn-2Nn-1+Nn-2)]，数据锁定器SS6中的数据是(T/Ti)，乘法器CF2的输出是(T/Ti·Nn)，加法器A1的输出是[(Nn-Nn-1)+T/Ti·Nn]，加法器A2的输出是[(Nn-Nn-1)+T/Ti·Nn+TD/T(Nn-2Nn-1+Nn-2)]，数据锁定器SS7中的数据是KP，乘法器CF3的输出是Δun′＝KP[(Nn-Nn-1)+T/Ti·Nn+TD/T(Nn-2Nn-1+Nn-2)]，Δun′对应着PID调节器增量形式中的输出控制作用Δun，数据锁定器SS8中的数据是上一周期控制作用u′n-1，因此，加法器A3的输出是控制作用un′＝Δun′+u′n-1，这时的un′对应着控制作用un，是以频率编码的，经DAC转化为控制作用电压信号un输出，送往执行机构。其中，数据锁定器SS5中的(TD/T)、数据锁定器SS6中的(T/Ti)和数据锁定器SS7中的KP是控制器设计所输入的参数。数据锁定器SS8中uo′(初始值)置中间值，当加法器A3的运算完成时，数据锁定器SS8的数据刷新为un′。当第n+1周期，数据锁定器SS3的数据刷新为Nn，数据锁定器SS4的数据刷新为Nn-1，减法器JF1的输出是Nn+1。
实施例1：如图2所示，设指定采样周期为30微秒，压频转换器VFC1和VFC2采用AD650，AD650的输入电压范围是0～10V，最大满度频率为1MHz，设测量信号是III型标准信号，它的幅度范围是1～5V，则在30微秒内，AD650的输出脉冲个数为3～15个，它表达为二进制数，所有运算建立在这些二进制数形式的信号的频率编码的基础上，所采用的数字芯片和它们的运算时间如附表所示，则根据图2的线路结构图，完成一次运算的时间，根据图3所示的网络计算为：51+30+25+25+30+30+25+25+25+25+25+5+25+25+70+25+25+5+25+25+103+25+25+25+135＝859(ns)，即完成运算所需的时间为859纳秒(ns)。在图2中
Figure C9410868400081
表示逻辑高电平。
实施例2：如图4所示，它是在实施例1的基础上，增加一块以8098为核心的单片机，实现对调节器参数TD/T，T/Ti，KP的优化计算，使调节的误差累积达到最小，参数的优化是通过若干个周期的观测来实现的。这样就可以实现PID调节参数的自适应，而实施例1中，PID参数的整定是由人工来实现的。
附表：
    名称及元件     运算时间和说明
压频转换器1，AD650 输入电压范围0～10V，最大满度频
率1MHz。
压频转换器2，AD650 同上
计数器1，SN74LS93 ＜51ns由时钟信号控制，每30微秒内的计数值送数据锁定器1暂存。
计数器2，SN74LS93 ＜51ns由时钟信号控制，每30微秒内的计数值送数据锁定器2暂存。
数据锁定器1，SN74LS75 ＜30ns存贮计数器1在30微秒内的脉冲计数值，在每个周期开始时，由时钟控制输出上周期内30微秒内的脉冲计数值，作为本周期的当前运算数。
数据锁定器2，SN74LS75 ＜30ns存贮设定值所对应的在采样周期内的脉冲计数个数的二进制代码并输出。
原反码选择器1，SN74H87 ＜25ns在其控制端置低电平，输出反码，它与加法器1构成减法器。
加法器1，SN74LS283  ＜25ns 由2块SN74LS283构成8位加法器，在其最低进位端置1，使原反码选择器1输出的反码变成补码，该加法器完成带符号的加法。它的输出是带符号位(最高位)的7位数补码形式。
数据锁定器3，SN74LS75 ＜30ns存贮上一周期的减法的差，由时钟控制数据的刷新，由两块74LS75构成。
数据锁定器4，SN74LS75 ＜30ns存贮再上一周期的差，由时钟控制数据的刷新，由两块74LS75构成。
原反码选择器2，SN74H87 ＜25ns由2块74H87构成，在其控制端置低电平，输出反码，与加法器3构成减法器，若减数为正，补码＝原码，减法变加法时，符号位变号，数值位取反加1，因此八位全部取反；若减数为负，数值位取反加1，化为
原码，减法化为加法时，符号位变号，正数的补码＝原码，故八位都取反
原反码选择器3，SN74H87 ＜25ns有关说明同原反码选择器2
非门1，SN74S04  5ns它的输入是加法器1的和的最高位，即符号位，符号为零，是正数，由非门1取反，输出高电平，控制原反码选择器4输出原码；符号为1是负数，由非门1取反，输出低电平，控制原反码选择器4输出反码。
加法器2，SN74LS283 ＜25ns由2块74LS283构成，与非门1、原反码选择器4构成补/原码变换器，因为乘法器1是用原码运算，若加法器1的和为负数，则非门1输出低电平，原反码选择器4取反，加法器2实现取反加1若，加法器1的和为正，非门1输出高电平，加法器2加0，没有变化，输出的数值位送乘法器1，符号位送异或门1。
原反码选择器4，SN74H87 ＜25ns由2块74H87构成，只对加法器1输出的后7位作用，即只对数值位作用，控制端由非门1的输出控制
加法器3，SN74LS283 ＜25ns由2块74LS283构成，最低进位端置1与原反码选择器2构成减法器，输出为补码形式。
加法器4，SN74LS283 ＜25ns由2块74LS283构成，最低位进位端置1，与原反码选择器3构成减法器，输出为补码形式。
数据锁定器6，SN74LS75 ＜30ns由2块74LS75构成，预先设定小数点的位置，将T/T1化为二进制存贮于其中
乘法器2，8×8乘法器 70ns由SN74284、SN74285、SN74H183、SN74S181、SN74S182构成8位×8位乘法器，产生16位积。
加法器5，SN74LS283 ＜25ns由2块74LS283构成最低位进位端置1，与原反码选择器10构成
减法器。
原反码选择器10，SN74H87 ＜25ns由2块74H87构成，控制端置低电平，输出反码，与加法器5构成减法器，其它参见原反码选择器2，3
非门2，SN74S04  5ns它的输入是加法器5和的符号位，和为正，符号位为0，由非门2输出高电平，控制原反码选择器6输出原码；和为负，符号位为1，非门2输出低电平，控制原反码选择器6输出反码。
异或门1，SN74S86 7ns输出是乘法器2积的符号位。
非门3，SN74S04 5ns它的输入是异门1的输出，即乘法器2积的符号，积为正，非门3输出高电平控制原反码选择器5输出原码；积为负，它输出低电平，控制原反码选择器5输出反码。
原反码选择器5，SN74H87 ＜25ns由4块74H87构成，在非门3的控制下，与非门3、加法器7构成原/补码变换器，只对乘积的数值位作用。
原反码选择器6，SN74H87 ＜25ns由2块74H87构成，在非门2的控制下，与非门2、加法器6构成补/原码变换器，只对加法器5的和的数值位作用。
加法器6，SN74 LS283 ＜25ns若加法器5输出和为正，来自加法器5高位的加数为0，原反码选择器6输出原码，加法器6输出该正数的原码：若加法器5输出和为负，来自加法器5高位的加数为1，原反码选择器6输出数值位的反码，经加法器6，输出该负数原码。加法器6由两块74LS283构成
加法器7，SN74LS283 ＜25ns由4块74LS283构成若乘积为正，异或门1输出0，加法器7输出正数原码，也就是其补码，若乘积为负，异或门1输出1，加法器7将积的
数值位的反码加1，使之成为补码
乘法器7，8×8乘法器 70ns由SN74 284、SN74 285、SN74H183、SN74S181、SN74S182构成8位×8位乘法器，产生16位积。
数据锁定器5，SN74LS75 ＜30ns由2块74LS75构成，预先设定小数点的位置，将TD/T化为二进制存贮于其中
异或门2，SN74S86  7ns  它的输出是乘法器1输出乘积的符号位。
原反码选择器7，SN74H87 ＜25ns由4块74H87构成，在非门4的控制下，与非门4，加法器10构成原/补码亦换器，只对乘积的数值位作用。
加法器9，SN74LS283 ＜25ns由4块74LS283构成，对加法器7和加法器3所输入的补码作加法，输出为补码形式，连线时注意小数点位置。
加法器8，SN74LS283 ＜25ns由4块74LS283构成，对加法器9和加法器10所输出的补码作加法，输出为补码形式。连线时注意小数点位置。
非门4，SN74S04 5ns它的输入是异门2的输出，即乘法器1积的符号，积为正，非门4输出高电平，控制原反码选择器7输出原码；积为负，它输出低电平，控制原反码选择器7输出反码。
加法器10，SN74LS283 ＜25ns由4块74LS283构成，若乘积为正，异或门2输出0，加法器10输出止数原码，也就是具补码，若乘积为负，异或门 2输出1，加法器10将积的数值位的反码加1，便之成为补码
原反码选择器8，SN74H87 ＜2 5n s由4块74H87构成，在非门5的控制下，由非门5、原反码选择器8、加法器11构成补/原码变换器，只对加法器8输出和的数值位作用
加法器11，SN74LS283 ＜25ns由4块74LS283构成，有关说明可参见加法器6。
异或门3，SN74S86 7ns它的输入是加法器11和的符号位和数据锁定器7中数据的符号位，输出是乘法器3的乘积的符号位。
乘法器3，16×16乘法 103ns由SN74284、SN74285、SN74H183、SN74S181、SN74S182构成16×16位乘法器，产生32位积。
数据锁定器7，SN74LS75 ＜30ns由4块74LS75构成，预先设定小数点的位置，将KP化为二进制存贮于其中。
原反码选择器9，SN74H87 ＜25ns由8块74H87构成，在非门6的控制下，与非门6，加法器12构成原/补码变换器，只对乘积的数值位作用。
非门6，SN74S04  5ns它的输入是异门3的输出，用于控制原反码选择器9的输出，有关说明参见加法器10。
数据锁定器8，SN74LS75 ＜30ns由8块74LS75构成，预先设定小数点的位置，在时钟信号控制下，将数据送加法器13，在数模转换器的运算完成之后，在时钟控制下，将加法器13的和存贮于其中，完成数据刷新。
加法器13，SN74LS283 ＜25ns由8块74LS283构成它的输出是控制作用的位置信号，应为正故原码＝补码
数模转换器，DAC-08H  135ns由4块DAC-08H构成

Claims (3)

1.一种数字式神经网络高速比例积分微分调节器，它包括计数器、减法器、乘法器、加法器，其特征在于该调节器还包括：
a、送入测量值电压信号(V1)的第一压频转换器(VFC1)；
b、与第一压频转换器(VFC1)相连的第一计数器(JS1)；
c、与第一计数器(JS1)相连的第一数据锁定器(SS1)；
d、第二数据锁定器(SS2)，代表设定值的电压信号(V2)经频率编码产生的脉冲序列在采样周期的脉冲个数送入第二数据锁定器(SS2)；
e、第一减法器(JF1)，连在第一数据锁定器(SS1)和第二数据锁定器(SS2)之后；
f、第三数据锁定器(SS3)，连在第一减法器(JF1)之后，
第四数据锁定器(SS4)，连在第三数据锁定器(SS3)之后；
g、第二减法器(JF2)，连在第一减法器(JF1)和第三数据锁定器(SS3)之后；
h、第三减法器(JF3)，连在第三数据锁定器(SS3)和第四数据锁定器(SS4)之后；
i、第四减法器(JF4)，连在第二减法器(JF2)和第三减法器(JF3)之后；
j、第一乘法器(CF1)，连在第四减法器(JF4)和第五数据锁定器(SS5)之后；
k、第二乘法器(CF2)，连在第一减法器(JF1)和第六数据锁定器(SS6)之后；
l、第一加法器(A1)，连在第二减法器(JF2)和第二乘法器(CF2)之后；
m、第二加法器(A2)，连在第一加法器(A1)和第一乘法器(CF1)之后；
n、第三乘法器(CF3)，连在第七数据锁定器(SS7)和第二加法器(A2)之后；
o、第三加法器(A3)，连在第三乘法器(CF3)和第八数据锁定器(SS8)之后，第三加法器(A3)的输出又送第八数据锁定器(SS8)；
p、数模转换器(DAC)，连在第三加法器(A3)之后，它的输出为控制作用电压信号。
2.根据权利要求1所述的调节器，其特征是：对代表设定值的电压信号(V2)的频率编码可以用第二压频转换器(VFC2)后连第二计数器(JS2)构成，其计数值送入第二数据锁定器(SS2)。
3.根据权利要求1所述的调节器，其特征是：各数据锁定器(SS1～SS8)可以用锁存器或寄存器或触发器构成。
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