CN103546049B - 具有整流电路的电路配置结构 - Google Patents

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Abstract

本发明公开了一种具有整流电路的电路配置结构。该整流电路包括第一和第二负载端子，第一半导体器件，其具有负载路径并被配置为接收驱动信号，以及多个第二半导体器件，其每一个都具有负载路径并且每一个都被配置为接收驱动信号。第二半导体器件的负载路径被串联连接，并且被串联连接到第一半导体器件的负载路径。具有第一半导体器件和第二半导体器件的串联电路连接在负载端子之间。每个第二半导体器件都被配置为接收至少一个第二半导体器件的负载路径电压或至少第一半导体器件的负载路径电压作为驱动电压。第一半导体器件被配置为接收所述多个第二半导体器件的至少一个的负载路径电压作为驱动电压。

Description

具有整流电路的电路配置结构
优先权声明
本申请要求于2012年7月11日提交的美国专利申请号13/546,510以及13/834,700的优先权，上述申请的全部内容通过引用并入本文。
技术领域
本发明的实施方式涉及具有整流器的电路配置结构。
背景技术
整流器是允许电流在第一方向上流动，而防止电流在相反的第二方向上流动的电子电路或电子器件。这种整流器广泛应用于汽车、工业和消费应用，尤其是功率转换和驱动应用中的各种电子电路。
常规整流器可以用二极管实现，其正向偏置时传导电流，而反向偏置时阻断。然而，当正向偏置时，二极管导致相对较高的损耗。这些损耗与通过二极管的电流成正比。尤其是在其中高电流可能流过整流器的功率转换应用或供电应用中，可能发生显著损耗。此外，由于反向恢复效应，当用于功率转换或驱动应用的二极管（功率二极管）从正向偏置状态改变为反向偏置状态时，它不会立即阻断，因此有可能存在电流在相反方向上流动的一时间段。
整流器也可以用MOSFET（功率MOSFET）和用于MOSFET的合适的驱动电路来实现。常规功率MOSFET包括集成二极管，被称为体二极管，其在MOSFET的漏极端子和源极端子之间是有效的。凭借这个二极管，当在漏极和源极端子之间施加了反向偏置MOSFET的电压时，MOSFET总是传导电流。在n型MOSFET（p型MOSFET）中，反向偏置MOSFET的电压是正的源极-漏极电压（负的源极-漏极电压）。驱动电路在每当MOSFET被反向偏置时接通MOSFET。导通状态的MOSFET上发生的损耗低于在类似工作条件下二极管发生的损耗。然而，可能被用于整流器、驱动应用或功率转换应用的功率MOSFET可具有显著的输出电容，其需要在每当MOSFET被接通/断开时被充电/放电。该电容会导致开关损耗和开关延迟。
因此，一般需要提供一种具有整流电路的电路配置结构，该整流电路具有降低的损耗。
发明内容
第一实施方式涉及一种包括整流电路的电路配置结构。该整流电路包括：第一和第二负载端子；第一半导体器件，具有负载路径和控制端子；以及多个第二半导体器件，其每一个都具有在第一负载端子和第二负载端子之间的负载路径和控制端子。第二半导体器件的负载路径串联连接并且串联连接到第一半导体器件的负载路径，并且具有第一半导体器件和第二半导体器件的串联电路连接在整流电路的负载端子之间，第二半导体器件之一的控制端子连接到第一半导体器件的负载端子之一，并且其中，除该一个第二半导体器件以外的第二半导体器件的控制端子连接到该一个第二半导体器件的负载端子。
第二实施方式涉及整流电路。该整流电路包括：第一和第二负载端子；第一半导体器件，具有负载路径并被配置为接收驱动信号；以及多个第二半导体器件，每一个都具有负载路径并且都被配置为接收驱动信号。第二半导体器件的负载路径串联连接并且串联连接到第一半导体器件的负载路径，具有第一半导体器件和第二半导体器件的串联电路连接在负载端子之间。每个第二半导体器件都被配置为接收至少一个第二半导体器件的负载路径电压或至少第一半导体器件的负载路径电压作为驱动电压，而第一半导体器件被配置为接收该多个第二半导体器件的至少一个的负载路径电压作为驱动电压。
附图说明
现在将参考附图来说明示例。附图用来说明基本原理，因此只示出了对于理解基本原理来说所需的方面。附图未按比例绘制。在附图中相同的参考标号表示相似特征。
图1示意性示出了具有整流电路的电路配置结构；
图2示出了包括串联电路的整流电路的第一实施方式，该串联电路具有串联连接的第一半导体器件和多个第二半导体器件；
图3示出了包括串联电路的整流电路的第二实施方式，该串联电路具有串联连接的第一半导体器件和多个第二半导体器件；
图4示出了包括串联电路的整流电路的第三实施方式，该串联电路具有串联连接的第一半导体器件和多个第二半导体器件；
图5示出了整流电路的一个实施方式，该电路包括检测电路和控制驱动电路；
图6详细地示出了图5的整流电路和控制驱动电路的一个实施方式；
图7A和7B示出了检测电路的实施方式；
图8A和8B示出了包括串联电路的整流电路的其他实施方式，该串联电路具有串联连接的第一半导体器件和多个第二半导体器件；
图9示出了具有升压转换器拓扑结构的功率转换器电路；
图10示出了具有降压转换器拓扑结构的功率转换器电路；
图11示出了具有反激转换器拓扑结构的功率转换器电路；
图12示出了具有双管正激（TTF）拓扑结构的功率转换器电路；
图13示出了具有相移零电压开关（ZVS）全桥拓扑结构的功率转换器电路；
图14示出了具有硬开关半桥拓扑结构的功率转换器电路；
图15示出了具有LLC谐振DC/DC转换器拓扑结构的功率转换器电路；
图16示出了根据另一个实施方式具有开关和整流电路的电路配置结构；
图17示出了图16的开关和整流电路的实施方式；
图18A和图18B示出了检测电路的其他实施方式；
图19示出了检测电路的另一个实施方式；
图20示出了半桥的一个实施方式，该半桥包括在低侧控制电路和高侧整流电路之间的信号通信路径；
图21A至21C示出了实现为FINFET的一个第二半导体器件的第一实施方式；
图22A至22C示出了实现为FINFET的一个第二半导体器件的第二实施方式。
图23示出了根据第一实施方式的半导体基体的纵剖视图，在该实施方式中，第一半导体器件和多个第二半导体器件被实现在一个半导体鳍中；
图24示出了根据第二实施方式的半导体基体的纵剖视图，在该实施方式中，第一半导体器件和多个第二半导体器件被实现在一个半导体鳍中；
图25示出了根据第三实施方式的半导体基体的俯视图，在该实施方式中，第一半导体器件和每个都包括数个FINFET元件的多个第二半导体器件被实现；
图26示出了包括并联连接的数个FINFET元件的一个第二半导体器件的纵剖视图；
图27A至27C示出了包括并联连接的数个FINFET元件的一个第二半导体器件的另一个实施方式；
图28示出了串联连接的图27中所示类型的两个第二半导体器件；
图29示出了根据另一个实施方式的第一晶体管的纵剖视图；
图30示出了根据另一个实施方式的第二晶体管的纵剖视图；
图31示出了包括第一半导体器件和多个第二半导体器件的整流电路的另一个实施方式；
图32示意性示出了实现为p型MOSFET的第一半导体器件的特征曲线；
图33示出了图31的整流电路的第一变形例；
图34示出了图31的整流电路的第二变形例；
图35示出了图31的整流电路的第三变型例；
图36示出了图31的整流电路的第四变形例。
具体实施方式
以下将结合附图进行说明，该附图构成说明书的一部分，其中本发明可以实施的具体实施方式通过附图的方式被示出。
图1示出了具有连接在第一电路块201和第二电路块202之间的整流电路10的电路配置结构。每一个电路块201、202都包括电子器件、电压源、电流源中的至少一个，至少一个用于施加电势的端子。以下参考附图对第一和第二电路块的一些实施方式进行说明。
整流电路10包括耦接到第一电路块201的第一负载端子和耦接到第二电路块202的第二负载端子。整流电路10被配置为当第一和第二负载端子12、13之间的电压V1具有第一极性时传导电流I1，当电压V1具有与第一极性相反的第二极性并且其大小低于整流电路10的电压阻断能力时为阻断。电压阻断能力定义可能会被整流电路10阻断的最大电压。只为说明的目的，假定当电压V1是第一和第二负载端子12、13之间的正电压时，电压V1具有第一极性，假定当电压V1是第一和第二负载端子12、13之间的负电压时，电压V1具有第二极性。
图2示出了整流电路10的第一实施方式。参照图2，整流电路10包括第一半导体器件2和多个第二半导体器件31-3n。
第一半导体器件2具有第一负载端子22和第二负载端子23之间的负载路径和控制端子21，并且可以呈现负载路径传导电流的导通状态，以及负载电路阻断的断开状态。根据图1的第一半导体器件2被实现为晶体管器件（晶体管）。具体而言，根据图2的第一半导体器件被实现为MOSFET，其中控制端子21是栅极端子，第一和第二22、23负载端子分别是源极和漏极端子。在下文中，第一半导体器件将被称为第一晶体管。
在图2中以及在以下附图中，后面带有下标的参考标号“3”表示各个第二半导体器件。各个第二半导体器件的相同部分（如控制端子和负载端子）具有后面带有下标的相同参考符号。例如，31表示第二半导体器件的第一个第二半导体器件，其具有控制端子311以及第一和第二负载端子321、331。在下文中，当提到第二半导体器件中的任意一个或多个第二半导体器件时，并且当不需要区分各个第二半导体器件时，没有索引的参考标号3、31、32、33将用于表示第二半导体器件及其各个部分。
第二半导体器件3在图5所示的实施方式中被实现为晶体管器件（晶体管），并且在下文中被称为第二晶体管。每个第二晶体管3都具有控制端子31和第一负载端子32与第二负载端子33之间的负载路径。第二半导体器件的负载路径32-33彼此串联连接，以便一个第二晶体管的第一负载端子连接到相邻第二晶体管的第二负载端子。此外，第二晶体管3的负载路径与第一半导体器件2的负载路径22-23串联连接，以便第一半导体器件和该多个第二晶体管3形成共源共栅状电路（cascode-like circuit）。
参见图3，有n个第二晶体管3，其中n>1（或n≥2）。从这些n个第二晶体管3中，第一个第二晶体管31是以下第二晶体管，其在具有n个第二晶体管3的串联电路中被布置为最接近第一半导体器件2，并且其负载路径321-331直接连接到第一半导体器件2的负载路径22-23。第n个第二晶体管3n是以下第二晶体管，其在具有n个第二晶体管3的串联电路中被布置为最远离第一半导体器件2。在图5示出的实施方式中，有n=4个第二晶体管3。然而，这只是一个例子，第二晶体管3的数量n可以被任意选择，即，取决于半导体器件布置结构的期望的电压阻断能力。在下文中对此进行了更详细的解释。
每个第二晶体管3使其控制端子31连接到另一个第二晶体管3的一个负载端子，或者连接到第一晶体管2的一个负载端子。在图1所示的实施方式中，第1个第二晶体管31使其控制端子311连接到第一晶体管2的第一负载端子22。其他的第二晶体管32-3n-1的每一个使它们的控制端子312-31n连接到串联电路中在第一半导体器件2的方向上相邻的第二晶体管的第一负载端子321-323。为了说明的目的，假设3i是除第1个第二晶体管31以外的第二晶体管32-3n中的一个。在这种情况下，此第二晶体管（上部第二晶体管）3i的控制端子31i连接到相邻的第二晶体管（下部第二晶体管）3i-1的第一负载端子32i-1。上部第二晶体管3i的控制端子连接到其的下部第二晶体管3i-1的第一负载端子32i-1不直接连接到此上部第二晶体管3i的负载端子32i、33i之一。根据另一个实施方式（图中未示出），一个第二晶体管3i的控制端子31i没有连接到与第二晶体管3i直接连接的第二晶体管3i-1的第一负载端子31i-1，而是连接到远离该晶体管的第二晶体管3i-k的负载端子32i-k，其中k>1。如果，例如k=2，则第二晶体管3i的控制端子31i连接到第二晶体管3i-2的第一负载端子32i-2，其为串联电路中在第一晶体管2的方向上远离第二晶体管3i的两个第二晶体管。
参照图2，第一晶体管2和第二晶体管3可以被实现为MOSFET。这些MOSFET的每一个都使栅极端子作为控制端子21、31，源极端子作为第一负载端子22、32，以及漏极端子作为第二负载端子23、33。MOSFET是压控器件，其可以由施加在栅极和源极端子（控制端子和第一负载端子）之间的电压来控制。因此，在图2所示的布置中，第1个第二晶体管31通过电压（该电压对应于第一晶体管2的负载路径电压）控制，而其他的第二晶体管3i通过至少一个第二晶体管3i-1或3i-2的负载路径电压控制。一个MOSFET的“负载路径”电压是该MOSFET的第一和第二负载端子（漏极和源极端子）之间的电压。
在图2所示的实施方式中，第一晶体管2是常关型（增强型）晶体管，而第二晶体管3是常开型（耗尽型）晶体管。然而，这只是一个例子。第一半导体器件2和每一个第二晶体管3都可以被实现为常开型晶体管或常关型晶体管。各个晶体管可以被实现为n型晶体管或p型晶体管。甚至能够将第一晶体管2实现为第一导电类型（n型或p型）的晶体管，将第二晶体管实现为与第一类型互补的第二导电类型（p型或n型）的晶体管。
将第一晶体管2和第二晶体管3实现为MOSFET只是一个例子。任何类型的晶体管都可以被用于实现第一半导体器件2和第二晶体管3，如MOSFET、MISFET、MESFET、IGBT、JFET、FINFET、纳米管器件、HEMT等。不依赖于用于实现第一半导体器件2和第二半导体器件3的器件类型，这些器件经连接以便每个第二半导体器件3由串联电路中至少一个其他第二半导体器件3或第一半导体器件2的负载路径电压所控制。
通过向第一半导体器件2施加合适的驱动电压或驱动信号S2，具有第一晶体管2和第二晶体管3的半导体器件布置1可以像常规晶体管一样被导通和断开。第一晶体管2的控制端子21形成整体布置1的控制端子11，而第一晶体管2的第一负载端子21和第n个第二晶体管3n的第二负载端子分别形成整体布置的第一和第二负载端子12、13。用于导通和断开第一晶体管2，半导体器件布置的驱动信号S2可以通过下文中所说明的不同方式产生。当第一晶体管2被导通时，半导体器件布置1可以在两个方向上传导电流，即参照图1所说明的第一方向和第二方向。然而，驱动信号S2被生成，以便仅当第一和第二负载端子12、13之间的电压V1具有第一极性时，它导通半导体器件布置1。也就是说，当电压V1是图2的实施方式中的第一和第二负载端子之间的正电压时。因此，半导体器件布置1充当整流电路10中的整流元件。
在下文中对半导体器件布置1的工作原理进行说明。只为说明的目的，假定第一晶体管2被实现为n型增强型MOSFET，第二晶体管3被实现为n型耗尽型MOSFET或n型JFET，并且如图5所示，各个器件2、3互连。然而，基本工作原理也适用于以其他类型的第一和第二半导体器件实现的半导体器件布置。
众所周知，可以用于实现第二晶体管3的耗尽型MOSFET或JFET是以下半导体器件：当被施加约为零的驱动电压（栅极-源极电压）时处于导通状态，而当驱动电压的绝对值比该器件的夹断电压更高时，耗尽型MOSFET或JFET处于断开状态。“驱动电压”是该器件的栅极端子和源极端子之间的电压。在n型耗尽型MOSFET或JFET中，夹断电压是负电压，而在p型耗尽型MOSFET或JFET中，夹断电压是正电压。
当电压施加在第一和第二负载端子12、13之间时，以及当通过施加合适的驱动电势（驱动信号）S2到控制端子11导通第一晶体管2时，第1个第二晶体管31导通（处于导通状态），跨第一晶体管2的负载路径22-23的电压的绝对值太低，以致夹断第1个第二晶体管31。因此，由第二晶体管31的负载路径电压控制的第二晶体管32也开始导通，等等。换句话说，第一晶体管2和每个第二晶体管3最终导通，使得半导体布置1处于导通状态。
实现为MOSFET的第一晶体管1可以用称为体二极管的内部二极管D2（也在图2中示出）来实现。体二极管平行于晶体管的负载路径。在（如图2中所示的）n型MOSFET中，二极管D2的阳极端子对应于MOSFET的源极端子22，而阴极端子对应于漏极端子23。因此，第一晶体管1的正的源极-漏极电压（负的漏极-源极电压）正向偏置体二极管D2。在p型MOSFET中，负的源极-漏极电压（正的漏极-源极电压）正向偏置体二极管。
参照图2，第一晶体管1经连接使得具有第一极性的负载路径电压V1（如在图2中示出）正向偏置体二极管D2。当体二极管D2被正向偏置时，体二极管D2两端的电压降接通第1个第二晶体管31，其又接通第2个第二晶体管32，依此类推。因此，当第一晶体管1被断开时，凭借体二极管D2的半导体器件布置结构自动作为整流元件运行，当负载路径电压V2具有第一极性时，其传导电流。当外部电压V1的极性变为第二极性（其与图2所示的极性相反）时，体二极管D2被反向偏置，使得当负载路径电压的绝对值达到第1个第二晶体管31的夹断电压时，第1个第二晶体管31开始断开。
当第1个第二晶体管31被断开时，它的负载路径两端的电压降会增大，使得第2个第二晶体管32被断开，其转而又断开第3个第二晶体管，依此类推，直到每个第二晶体管3都被断开，并且半导体器件布置1最终处于稳定的断开状态。施加在第二和第一终端13和12之间的具有第二极性的外部电压V1将所需数目的第2晶体管从导通状态转变为断开状态，以将外部电压在第一半导体器件2和第二晶体管3上分配。当施加具有第二极性的低的外部电压V1时，一些第二晶体管3仍然处于导通状态，而其他的处于断开状态。处于断开状态的第二晶体管3的数量随着具有第二极性的外部电压V1的增加而增加。因此，当施加具有第二极性的高的外部电压V1时，即，在整体半导体器件布置1的电压阻断能力的范围内，第一半导体器件1和每个第二晶体管3都处于断开状态。
当半导体器件布置1处于断开状态时，并且当外部电压V1改变极性为第一极性时。体二极管D2的两端的电压下降到约为零的电压，常开型的第1个第二晶体管31就导通，其转而接通第2个第二晶体管32，以此类推。这种情况持续下去，直到每个第二晶体管3再次被接通。具有第一极性的电压V1增大到体二极管D2的正向电压，体二极管D2就导电。当体二极管（以及其他半导体器件）以硅实现时，此正向电压为约0.7V。
虽然当负载电压V1具有第一极性时，体二极管D2使能第一方向上的电流，当电压V1具有第一极性时，通过驱动信号2的第一晶体管1可以额外地被接通，以减小损耗。体二极管D2中发生的损耗对应于二极管的正向电压和电流I1的乘积，当第一晶体管1是以硅技术实现时该电压为约0.7V。当接通第一晶体管1时，体二极管D2两端的电压降可能会减少到低于正向电压。当第一晶体管1处于导通状态（接通），体二极管D2被绕过。当第一晶体管1被断开并且外部电压V1仍然具有第一极性时，体二极管D2获取电流，并保持第二晶体管3接通，直到外部电压变为第二极性。
最好在电压V1变为第二极性之前断开第一晶体管1，以防止电流在第二方向上流动。只有当电压V1有第一极性时才接通第一晶体管1的驱动电路和驱动方案的实施方式在下面被说明。
与第一晶体管2串联连接的第二晶体管3的开关状态依赖于第一晶体管2的开关状态，并且当电压V1具有第二极性时，遵循第一晶体管2的开关状态。因此，当第一晶体管2被断开时，并且当电压V1具有第二极性时，第二晶体管3被断开。此外，凭借体二极管D2，当电压V1有第一极性时，第二晶体管3被接通而不依赖于第一晶体管1的开关状态。在这种情况下，接通第一晶体管1有助于降低损耗。
在下文中，半导体器件布置（整流元件）1的“导通状态”是以下工作状态：其中，电压V1具有第一极性，并且其中第一晶体管1被接通。“断开状态”是以下工作状态：其中，电压V1具有第二极性，并且第一晶体管1被断开。在导通状态下，半导体布置1在第一和第二负载端子12、13之间具有低电阻，而在断开状态下，在第一和第二负载端子12、13之间具有高电阻。在导通状态下，第一和第二负载端子12、13之间的欧姆电阻对应于第一半导体器件2和第二晶体管3的导通电阻RON的总和（其中，当第一晶体管1被断开而体二极管D2传导电流时，导通电阻略有增加）。电压阻断能力，其为当雪崩击穿到来之前半导体布置处于断开状态时，其可以被施加在第一和第二负载端子12、13之间的最大电压，对应于第一晶体管2和第二晶体管3的电压阻断能力的总和。第一晶体管1和各个第二晶体管可以具有相对低的电压阻断能力，如3V和50V之间的电压阻断能力。然而，依靠第二晶体管3的数量n，可以获得高达数个100V的高的总电压阻断能力，如600V或更高。
半导体布置1的电压阻断能力和导通电阻分别由第一晶体管2和第二晶体管3的电压阻断能力以及第一晶体管2和第二晶体管3的导通电阻来限定。当远大于两个的第二晶体管被实现（n>>2）时，如超过5个，超过10个，或者甚至超过20个的第二晶体管3被实现，半导体布置1的电压阻断能力和导通电阻主要由具有第二晶体管3的布置30来限定。整体半导体布置1可以像常规功率晶体管一样工作，其中，在常规功率晶体管中，集成漂移区主要限定了导通电阻和电压阻断能力。因此，具有第二晶体管3的布置30具有以下功能，其相当于常规功率晶体管中的漂移区。因此，具有第二晶体管30的布置30将被称为有源漂移区（ADR）或有源漂移带（ADZ）。图2的整体半导体器件布置1可以被称为ADZ晶体管或ADR晶体管（ADZ晶体管），或者当第一半导体器件被实现为MOSFET时，被称为ADRFET（ADZFET）。
当半导体器件布置1处于断开状态时，施加在第一和第二负载端子12、13之间（具有第二极性）的电压V1被分配，使得该电压降的一部分跨第一晶体管2的负载路径22-23，而此电压降的其他部分跨第二晶体管3的负载路径。然而，可能存在其中此电压没有被平均分配到第二晶体管3的情况。相反，更接近第一半导体器件2的那些第二晶体管3可能具有比更远离第一半导体器件2的那些第二晶体管3更高的电压负载。
为了更均匀地将电压分配到第二晶体管3，半导体布置任选地包括电压限制装置71-7n，其被配置以限制或钳位跨第二晶体管3的负载路径的电压。可选地，钳位元件70也被并联连接到第一半导体器件2（的源极和漏极端子之间）的负载路径。这些电压钳位装置70-7n可以按照许多不同的方式实现。只为说明的目的，图2所示的钳位装置70-7n包括齐纳二极管70-7n，每个齐纳二极管70-7n与第二晶体管3之一以及可选的第一晶体管2的负载路径并联连接。
不采用齐纳二极管70-7n，也可以采用隧道二极管、PIN二极管、雪崩二极管等。根据另一个实施方式（图中未示出），各个钳位元件70-7n可以被实现为晶体管，诸如，当第二晶体管3是n型MOSFET时实现为p型MOSFET。这些钳位MOSFET的每一个使其栅极端子连接到其漏极端子，而每个MOSFET的负载路径（漏极-源极路径）与一个第二晶体管3的负载路径并联连接。
各个钳位元件（例如图2中所示的齐纳二极管70-7n）可以被集成在与第一晶体管2和第二晶体管3同一半导体基体。然而，这些钳位元件也可以被实现为布置在半导体基体外部的外部器件。
与具有集成体二极管的常规功率晶体管相比，具有第一晶体管2和多个第二晶体管3的半导体器件布置1具有减小的开关损耗，并且可以更快地从断开状态切换到导通状态。在常规功率晶体管中，由于在接通时对晶体管的输出电容充电，以及在断开时对输出电容放电，发生开关损耗。输出电容（COSS）包括晶体管的内部漏极-源极电容（CDS）和内部栅极-漏极电容（CGD）。损耗还会由于体二极管中的反向恢复效应而发生。当体二极管被正向偏置时，电荷被存储在体二极管中。当体二极管在体二极管阻断之前被反向偏置时，这些电荷必须被消除。在体二极管中存储电荷和从体二极管中消除电荷引起损耗。这些损耗随着存储在正向偏置的体二极管中的电荷量而增加，其中此电荷量随着功率晶体管的电压阻断能力增加而增加。
在半导体器件布置（ADRFET）1中，电压阻断能力为几伏到几个10V的第一晶体管2的输出电容与电压阻断能力可以达到几个100V的常规功率晶体管的输出电容相比较低。此外，当体二极管D2被正向偏置时，更少的电荷被存储在第一晶体管2的体二极管中。因此，发生在ADRFET1的第一晶体管2中的损耗低于具有相同的ADRFET1电压能力的功率MOSFET中发生的损耗。第一晶体管2的低输出电容不仅能保持开关损耗低，也导致高的开关速度，这意味着开关1的导通状态和断开状态之间的快速转换，反之亦然。
当开关1被接通及断开时，第二晶体管3的栅极-源极电容，栅极-漏极电容和漏极-源极电容也被充电及放电。然而，第二晶体管3的这些电容充电所需的电荷主要被保持在具有第二晶体管3的布置30中，所以不必在每个开关处理中由驱动电路20提供这些电荷。经由ADRFET的负载路径提供这些电荷。此外，凭借第二晶体管3的相对低的电压阻断能力，第二晶体管3的这些电容的总和低于具有与ADRFET1相同的电压阻断能力的功率晶体管的相应输出电容。
图3示出了用于实现整流电路10的整流元件（ADRFET）1的另一个实施方式。在图3的整流元件1中，第一晶体管2以耗尽型MOSFET来实现，具体地是以n型耗尽型MOSFET。如同在图2的实施方式中，图3的第二晶体管3可以被实现为耗尽型晶体管，具体地是n型耗尽型晶体管。具有第二晶体管的布置30仅在图3中被示意性示出。如参照图2所说明的，布置30的各个第二晶体管可以互连。图3的整流元件1的工作原理对应于图2的整流元件的工作原理，不同之处在于需要负的驱动电压（栅极-源极电压）断开图3的第一晶体管2，而当栅极-源极电压降低低于正的阈值电压时，图2的增强型晶体管2已经切换。
参照上面的说明，整流元件1的第一晶体管2接收驱动信号S2。根据一个实施方式，驱动信号S2被生成，以便当外部电压V1具有第一极性时，它接通第一晶体管2，而当外部电压具有第二极性时，断开第一晶体管2。根据一个实施方式，驱动信号S2是外部生成的驱动信号，或者是依赖于这样的外部生成的驱动信号。外部生成的驱动信号是由外部电路生成的驱动信号，并被提供给整流电路10。根据另一个实施方式，驱动信号S2是内部生成的驱动信号。内部生成的驱动信号是在整流电路10中生成的驱动信号。
图4示意性示出了接收外部生成的驱动信号Sin的整流电路10的一个实施方式。根据一个实施方式，外部生成的驱动信号Sin被提供给第一晶体管2作为晶体管2的驱动信号S2。根据另一个实施方式，驱动电路14（虚线所示）接收外部生成的驱动信号Sin，并从接收到的驱动信号Sin中生成晶体管2的驱动信号S2。驱动电路14可以被配置为调整所接收的驱动信号Sin的信号电平，以便获得适用于驱动第一晶体管2的信号电平。
图4的整流元件1对应于图2的整流元件。然而，这只是一个例子。整流元件1可以被实现，如同前面所说明的任何整流元件。
图5示出了整流电路10的一个实施方式，在该电路中，第一晶体管2的驱动信号S2是内部产生的。参照图5，整流电路10包括控制及驱动电路8和检测电路9。控制及驱动电路8从检测电路9接收检测信号SD，并被配置为依靠信号SD生成驱动信号S2。检测电路9被配置为检测（评估）整流电路的工作参数。工作参数依赖于通过第一半导体器件2中整流元件（体二极管）D2的电流、整流元件D2两端的电压、第一负载端子12和第二负载端子13之间的电压中的至少一个。
根据一个实施方式，检测电路9提供了代表电流I1的电流测量信号作为检测信号SD。在这种情况下，检测信号SD包括有关电流方向的信息（对应于检测信号SD的符号）和有关电流I1的大小的信息。在本实施方式中，控制及驱动电路8可以被配置为每当检测信号SD表明电流I1在第一个方向上流动（在图5的实施方式中其为图5中所示的电流方向）时，接通第一晶体管2。在第一晶体管2接通之前，第一晶体管2的体二极管D2可以使能第一方向I1上的电流。当电流I1降到低于预定的电流阈值时，第一晶体管2可能被断开。电流I1的下降到低于预定的电流阈值可以表明电流I1可能即将减少到零，并且电压V1的极性可能即将变为第二极性（与图5所示的极性相反的极性）。
根据另一个实施方式，检测电路9提供了代表电流I1的电流测量信号作为检测信号SD，并且控制及驱动电路8被配置为确定电流测量信号SD的时间变化。根据一个实施方式，控制及驱动电路8被配置为当检测电路SD表明电流I1在第一方向上流动时，接通第一晶体管2。此外，控制及驱动电路8被配置为当第一方向上流动的电流I1减小并且当电流（减小）的斜率高于预定的下降斜率阈值时，断开第一晶体管2。这相当于以下事实，即，电流I1的（负）的微分系数（dI1/dt）的大小高于预定的斜率阈值。或者，当电流I1在第一方向上流动并增加时并且当增加电流I1的斜率高于另一个斜率阈值，控制及驱动电路8接通第一晶体管2。这相当于以下事实，即，电流I1的正的差分系数（dI1/dt）高于上述的另一个斜率阈值。
根据另一个实施方式，检测信号SD代表跨体二极管的电压V2。此电压V2的极性对应于负载端子12、13之间的电压V1的极性。体二极管电压V2，当它正向偏置体二极管D2时，具有第一极性，而当它反向偏置体二极管时，具有第二极性。当电压V2具有第一极性并且其大小对应于体二极管D2的正向电压（在硅中，约0.7V）时，体二极管D2开始导通。根据一个实施方式，当检测信号SD表明体二极管电压V2具有第一极性并达到第一电压阈值时，控制及驱动电路8可以接通第一晶体管1。第一电压阈值可以低于体二极管D2的正向电压。在这种情况下，在体二极管导通之前，控制驱动电路8可以接通第一晶体管2。然而，由于传播延迟，在当体二极管电压V2达到第一电压阈值时的时间和当第一晶体管1导通的时间之间，体二极管电压可能增加至正向电压，因此在第一晶体管1接通之前，体二极管D2是导通的。当检测信号表明体二极管电压V2具有第一极性并且下降到第二电压阈值（例如，零）时，控制及驱动电路8还可操作地断开第一晶体管1。
根据检测信号SD代表体二极管电压V2的另一个实施方式，当检测信号SD表明体二极管电压V2具有第一极性且增大并且增大电压的斜率达到预定的第一电压斜率阈值时，控制及驱动电路8可操作地接通第一晶体管1。此外，当检测信号SD表明体二极管电压V2具有第一极性且减小并且减小电压的斜率达到预定的第二电压斜率阈值时，控制及驱动电路8可操作地断开第一晶体管1。控制及驱动电路8可能会微分（计算出时间导数）检测信号SD，以获得体二极管电压V2的上升和下降沿的斜率。
图6详细地示出了控制及驱动电路8的一个实施方式。在图6的实施方式中，检测电路9被实现为电流传感器，其被配置为测量通过整流元件1的电流I1，并产生电流测量信号SD作为检测信号。控制及驱动电路8包括供给电路81，其被配置为提供供应电压VSUP和评估及驱动电路82。评估及驱动电路82接收供应电压VSUP和检测电路SD，并被配置为依靠检测信号SD从供应电压VSUP生成驱动信号S2。如结合图5所说明的，评估及驱动电路82可以被配置为对检测信号SD进行评估，并依靠评估生成驱动信号S2。
图6的供应电路81包括电容式存贮元件183，以及与电容式存贮元件183串联连接的整流元件181（例如二极管）。具有电容式存贮元件183和整流元件181的串联电路连接在整流元件1的负载端子13、12之间。每当跨整流元件1的电压V1具有第二极性，即，当第一晶体管2要被断开时，电容式存贮元件183被充电。整流元件181防止当电压V1变为第一极性时电容式存贮元件183被放电。可选地，供应电路81还包括限压元件，其被配置为限制跨电容式存贮元件183的电压。根据一个实施方式，限压元件182被实现为耗尽型MOSFET或JFET，并且与电容式存贮元件183串联连接。电容式存贮元件183连接在耗尽型MOSFET（JFET）的源极端子和栅极端子之间。当跨电容式存贮元件183的电压等于耗尽型MOSFET（JFET）的夹断电压时，耗尽型MOSFET（JFET）夹断。该夹断电压经选择使得供电电压VSUP达到预定的电压，例如，15V、10V、5V等。将限压元件182实现为耗尽型MOSFET或JFET只是一个例子。也可以使用任何其他类型的限压元件。
图7A示出了图6的电流传感器9的一个实施方式。参照图7，电流传感器包括具有第一电流镜晶体管911和第二电流镜晶体管912的电流镜。这两个电流镜晶体管911、912的控制端子（栅极端子）连接，第一电流镜像晶体管911的负载路径（漏极-源极路径）与第一晶体管2的负载路径串联连接。第一电流镜晶体管911与第一电阻器916串联连接，其中具有第一电流镜晶体管911和第一电阻器916的串联电路连接在第一晶体管2和晶体管布置30之间。第一电流镜晶体管911作为二极管连接，并且其控制端子（栅极端子）与其负载端子之一（漏极端子）连接。第二电流镜晶体管912使其负载路径与第二电阻器915以及另一个晶体管913串联连接，其中此串联电路连接在第一负载端子12和晶体管布置30之间。
在图7A和7B的实施方式中，电流镜晶体管911、912被实现为MOSFET，具体为p型MOSFET，其每一个都使其源极端子分别经由第一电阻器916和第二电阻器915耦接到具有第二晶体管的布置30。另一个晶体管913与第一晶体管2具有相同的类型，并且其负载路径连接在第一负载端子12和第二电流镜晶体管912之间。另一个晶体管913接收驱动信号S2，并且与第一晶体管2同步地被接通及断开。另一个晶体管913还包括体二极管。但是，此体二极管没有在图7A中被明确地示出。
参照图7A，检测电路9还包括放大器，例如运算放大器（OA）。放大器接收跨第二电阻器915的电压作为输入信号，并提供检测信号SD。检测信号SD代表通过第一晶体管2（包括体二极管D2的）的电流I1的振幅。
图7B示出了检测电路9的另一个实施方式。图7B的检测电路是图7A的检测电路的变形例，并且还包括具有作为二极管连接的第三电流镜晶体管917和第四电流镜晶体管918的第二电流镜。这两个电流镜晶体管917、918的控制端子（栅极端子）彼此相连。第二电流镜连接在第一电流镜和第一晶体管2和晶体管913之间，其中第三电流镜晶体管917的负载路径连接在第一电流镜晶体管911和第一晶体管2之间，而第四电流镜晶体管918的负载路径连接在第二电流镜晶体管912和另一个晶体管913之间。在放大器914的输出端又可以获得检测信号SD。虽然当电流I1具有第一方向（如图7A所示）时，图7A的检测电路9只能够测量电流I1，但是图7B的检测电路9能够测量两个方向上的电流I1。
图8A示出了整流电路10的另一个实施方式。在本实施方式中，整流元件1的第一半导体元件2被实现为二极管。此二极管2的工作原理对应于前面说明的整流元件1中的第一晶体管的体二极管D2的工作原理。图8中的二极管2可以被实现为MOSFET的体二极管，该MOSFET的栅极端子连接到其源极端子。也就是说，MOSFET的栅极端子未连接到驱动电路等。
当图2的第一晶体管2的体二极管D2导通时，图8A的整流电路10的工作原理对应于图2的整流电路10的工作原理。与具有实现为晶体管的第一半导体器件2的整流电路10相比，具有实现为二极管的第一半导体元件2的图8的整流电路10的损耗更高。然而，与具有与整流电路10相同的电压阻断能力的常规二极管相比，具有二极管2及具有多个第二晶体管的布置30的整流元件1具有更低的损耗并且断开更快。
图8B示出了整流电路的另一个实施方式。在本实施方式中，第一半导体器件2以p型晶体管（具体为p型MOSFET）来实现。此晶体管作为二极管连接，并且其控制端子（栅极端子）与其负载端子（漏极端子）连接。在图8B的实施方式中，MOSFET的源极端子连接到第一负载端子12，而漏极端子连接到晶体管布置30。晶体管布置可以参照前面图2所述的来实现。特别是，晶体管布置30可以用n型耗尽型MOSFET或JFET来实现。
当负载端子12、13之间的电压V1具有第一极性以使跨MOSFET2的电压V2具有第一极性时，进而当跨晶体管的电压V2达到MOSFET2的阈值电压时，图8B的整流布置在第一方向（如图8B所示的方向）上传导电流I1。根据一个实施方式，MOSFET被实现，其阈值电压约为0V。
如上所述的整流电路10可以实现在各种各样的电路应用中，例如，工业、汽车或消费类电子应用。具体而言，整流电路10可以用于功率转换器电路，该电路可操作地从输入电压中产生输出电压。参照下面的附图说明包括至少一个上述类型的整流电路10的一些功率转换器电路的实施方式。
图9示出了具有升压转换器拓扑结构的功率转换器电路的一个实施方式。参照图9，该转换器电路包括用于接收输入电压Vin的输入端子201、202，以及用于提供输出电压Vout的输出端子203、204。电感存贮元件205（如，扼流圈）与开关206串联连接。具有电感存贮元件205和开关206的串联电路连接在输入端子201、202之间。具有整流电路10和电容式存贮元件207的串联电路与开关206并联连接，其中在跨电容式存贮元件207两端可得输出电压Vout。整流电路10可以按照上述实施方式之一来实现。
参考图9，功率转换器电路还包括驱动电路208，其被配置为依靠输出信号Sout提供脉宽调制（PWM）驱动信号S206给开关206。输出信号Sout取决于输出电压Vout，并代表输出电压Vout。驱动电路208可以像常规PWM控制器一样被实现，并且被配置为调整驱动信号S206的占空比，以使输出电压Vout等于预定义的设定电压。
图9的功率转换器电路的工作原理如下：每当开关206被接通时，能量被磁性存储在电感存贮元件205中。当开关206被断开时，通过电感存贮元件205的电流I1持续流动，其中此电流经过整流电路10分别流到输出端子203、204和电容式存贮元件207。输出电压Vout是DC电压。输入电压Vin可以是DC电压或AC电压。输出电压Vout高于输入电压Vin或高于输入电压Vin的振幅。
根据一个实施方式，整流电路10可操作地接收外部驱动信号Sin。该外部驱动信号Sin可以由控制电路208提供。在本实施方式中，控制电路208可以被实现，使得它在每当开关206被断开时接通整流电路10中的第一晶体管，而在每当开关206被切换，或每当电流I1减小到零时，断开第一晶体管。然而，也可以实现整流电路10（及下述的每个整流电路），使得针对第一晶体管2（图9中未示出）的驱动信号是内部产生的，如参考图5和图6所说明的，或使得整流电路10用二极管作为第一半导体元件来实现，如参照图8所说明的。
图10示出了具有降压转换器拓扑结构的功率转换器电路的一个实施方式。在本实施方式中，具有开关306、电感存贮元件305和电容式存贮元件307的串联电路连接在输入端子301、302之间。输入端子301、302可操作地接收输入电压Vin。输出电压Vout可在电容式存贮元件307两端的输出端子30、304之间获得。整流电路10与具有电感存贮元件305和电容式存贮元件307的串联电路并联连接。整流电路310可以按照上述的实施方式之一来实现。
参照图10，控制电路308产生用于开关306的驱动信号S306。驱动信号是由控制电路308依靠输出信号Sout产生的脉宽调制（PWM）驱动信号。输出信号Sout代表输出电压Vout。控制电路308调整驱动信号S306的占空比，使得输出电压Vout对应于预定义的设定电压。
图10的功率转换器电路的工作原理如下：每当开关306被接通时，由输入电压Vin驱动电流I1流动通过具有开关306、电感存贮元件305和电容式存贮元件307的串联电路。当开关306被断开时，整流电路10充当续流元件，并且使由电感存贮元件305驱动的电流I1持续流动。
整流电路10可操作地接收外部驱动信号Sin。根据一个实施方式，此驱动信号Sin是由控制电路308提供的。在这种情况下，控制电路308被配置，使得开关306和整流电路10不在同一时间以导通状态被驱动。根据一个实施方式，每当开关306被断开时，控制电路308接通整流电路10中的晶体管。此外，控制电路308被配置为每当开关306被断开或每当电流I1减小到零时，断开整流电路10中的晶体管。
图11示出了包括反激转换器拓扑结构的功率转换器电路的一个实施方式。参照图11，功率转换器包括具有初级绕组4051和次级绕组4052的变压器405。初级绕组4051与开关406串联连接，其中具有初级绕组4051和开关406的串联电路连接在用于接收输入电压Vin的输入端子401、402之间。具有整流电路10和电容式存贮元件407的串联电路与次级绕组4052并联连接。输出电压Vout可在输出端子403、404之间的电容式存贮元件407两端获得。
参照图11，控制电路408依靠输出信号Sout产生开关406的驱动信号S406。输出信号Sout代表输出电压Vout。驱动信号S406是脉宽调制（PWM）驱动信号。控制电路408调整驱动信号S406的占空比，使得输出电压Vout对应于预定义的设定电压。
图11所示的功率转换器电路的工作原理如下：每当开关406被接通时，变压器405的初级绕组4051连接在输入端401、402之间，并且能量被磁性存储在初级绕组4051中。当开关406被断开时，通过次级绕组4052的电流I1是零，因为初级绕组的4051和次级绕组4052具有相反的绕组感应。当开关406被断开时，初级绕组将先前存储在其中的能量传递到次级绕组4052，其中流经次级绕组4052的电流I1经过整流电路10分别流到输出端子403、404和电容式存贮元件407。
整流电路10可以按照上述的实施方式之一来实现。整流电路10可以被配置为接收外部驱动信号Sin。该外部驱动信号Sin可以由控制电路408产生。根据一个实施方式，驱动信号Sin被生成，使得当开关406被断开时，整流电路10中的晶体管被接通。此外，外部驱动信号Sin可以被生成，使得当电流I1降低到0时或当开关406再次被接通时，整流电路10中的晶体管被断开。
图12示出了功率转换器电路的另一个实施方式。图12的功率转换器电路具有双管正激（TTF）拓扑结构。参照图12，功率转换器包括具有相同的绕组感应的初级绕组5051和次级绕组5052的变压器505。初级绕组5051连接在第一开关5061和第二开关5062之间，其中具有开关5061、5062和初级绕组5051的串联电路连接在用于接收输入电压Vin的输入端子501、502之间。经由第一整流元件5071（例如二极管），第一开关5061和初级绕组5051共同的电路结点被耦接到第二输入端子502。此外，通过另一个整流元件5072（例如二极管），初级绕组5051和第二开关5062共同的电路结点耦接到第一输入端子501。具有第一整流电路101、电感存贮元件508和电容式存贮元件509的串联电路与次级绕组5052并联连接。输出电压Vout可在电容式存贮元件509两端的输出端子503、504之间获得。另一个整流电路102与具有电感存贮元件508和电容式存贮元件509的串联电路并联连接。
参照图12，控制电路510对于同步接通及断开的第一和第二开关5061、5062产生驱动信号S506。驱动信号S506是依赖于输出信号Sout的脉宽调制（PWM）驱动信号。此输出信号Sout代表输出电压Vout。控制电路510产生具有占空比的驱动信号S506，使得输出电压Vout对应于预定义的设定电压。
图12的功率转换器电路的工作原理如下：每当第一和第二开关5061、5062被接通时，初级绕组5051连接在输入端子501、502之间，而电流I5051流经初级绕组。次级绕组5052两端的电压V5052的极性如图12所示。此电压使电流I11通过第一整流电路101、电感存贮元件508和电容式存贮元件509。当开关5061、5062被断开时，凭借两个整流元件5071、5072，通过初级绕组的电流I5051持续流动。然而，电压V5052的极性被反转，使得通过第一整流电路101的电流I11变为零，而通过第二整流电路102的电流I12流动。
第一和第二整流电路101、102可以按照上述实施方式之一来实现。特别是，整流电路101、102可以被实现为各自接收外部驱动信号Sin1、Sin2（图12中的虚线所示），或者可以被配置为内部地生成驱动信号。
图13示出了功率转换器电路的另一个实施方式。图13的功率转换器电路包括相移零电压开关（ZVS）全桥拓扑结构。参照图13，功率转换器电路包括两个半桥，其每一个都包括连接在用于接收输入电压Vin的输入端子602、601之间的高侧开关6051、6061和低侧开关6062、6052。具有电感存贮元件610和变压器607的初级绕组6071的串联电路连接在两个半桥的输出端子之间。变压器607包括两个次级绕组，即第一次级绕组6072，以及与初级绕组6071电感耦接的第二次级绕组6073。初级绕组6071和次级绕组6072、6073具有相同的绕组感应。在次级侧上（次级绕组侧），功率转换器电路包括具有电感存储元件611和电容式存贮元件608的串联电路。第一初级绕组6072通过第一整流电路101耦接到串联电路611、608，而第二次级绕组6073通过第二整流电路102耦接到串联电路611、608。第三整流电路103与具有电感存储元件611和电容式存贮元件608的串联电路并联连接。具体而言，电感存储元件611通过第一整流电路101连接到第一初级绕组6072，而通过第二整流电路102连接到第二初级绕组6073。第一和第二次级绕组6072、6073共同的电路结点分别连接到电容式存贮元件608的背对电感存储元件611的电路结点以及连接到第二输出端子604。
根据特定的驱动方案，依靠代表输出电压Vout的输出信号Sout，由驱动电路609周期性地接通和断开半桥的开关。在图13中，参考符号S6051、S6052、S6061、S6062表示由驱动电路609提供给各个开关6051、6052、6061、6062的驱动信号。根据此驱动方案的每个周期包括四个不同的阶段。在第一阶段，第一半桥的高侧开关6051和第二半桥的低侧开关6062被接通。因此，电流I6071流经第一电感存贮元件610和初级绕组6071。跨次级绕组的6072、6073的电压V6072、V6073的极性如图13所示。电压V6072使电流I11通过第一整流电路101、第二电感存贮元件611和电容式存贮元件608，而第二整流电路102阻断。
在第二阶段，第一半桥的高侧开关6051被接通并且第二半桥的高侧开关6061被接通。在断开第一半桥的低侧开关6052和接通第二半桥的高侧开关6061之间可能存在延迟时间。在该延迟时间期间，与高侧开关6061并联连接的续流元件（图中未示出）可以得到电流。开关6051、6052、6061、6062可以被实现为功率MOSFET，特别是包括充当续流元件的集成体二极管的功率MOSFET。
在第二阶段中，初级绕组6071两端的电压和次级绕组两端的电压V6072、V6073为零。通过电感存储元件611的电流持续流动，其中第三整流电路103取得通过电感存储元件611和电容式存贮元件608的电流。
在第三阶段中，第二半桥的高侧开关6061和第一半桥的低侧开关6052被接通。次级绕组6072、6073两端的电压V6072、V6073具有与图13所示极性相反的极性。在这种情况下，电流流过第二次级绕组6073、第二整流电路102、电感存贮元件611和电容式存贮元件608。
在第四阶段中，第一半桥的低侧开关6052被断开，而第一半桥的高侧开关6051被接通。初级绕组6071两端的电压和次级绕组6072，6073两端的电压变为零。通过第二电感存储元件611和电容式存贮元件608的电流持续流动，其中第三整流电路103为此电流提供了一条电流路径。
根据一个实施方式，接通和断开两个半桥的各个开关的时序是这样的，当各个开关两端的电压为零时，至少一些开关被接通和/或断开。
每个整流电路101、102、103都可以根据上述实施方式之一来实现。在图13中，参考符号121、122、123表示第一负载端子，而参考符号131、132、133表示各个整流电路101、102、103的第二负载端子。
图14示出了功率转换器电路的另一个实施方式。图14的功率转换器电路以硬开关半桥拓扑结构来实现。此功率转换器电路包括具有连接在用于接收输入电压Vin的输入端子701、702之间的高侧开关7051和低侧开关7052的半桥。电容式分压器7061、7062也连接在输入端子701、702之间。变压器707的初级绕组7071连接在半桥的输出端子和电容式分压器的中心抽头之间。变压器707的次级绕组7072和初级绕组7071具有相同的绕组感应。次级绕组7072的第一端子通过第一电感存贮元件708连接到第一输出端子703，而次级绕组7072的第二端子通过第二电感存贮元件709连接到第一输出端子703。电容式存贮元件710连接在第一输出端子703和第二输出端704之间，其中，输出电压Vout可在这些输出端子703、704之间获得。第二输出端子704通过第一整流电路101连接到次级绕组7072的第一端子，而第二输出端子704通过第二整流电路102连接到次级绕组7072的第二终端。第一整流电路101为具有第一电感存贮元件708和电容式存贮元件710的第一串联电路提供了续流路径，而第二整流电路102为具有第二电感存贮元件709和电容式存贮元件710的第二串联电路提供了续流路径。
每个第一和第二的整流电路101、102都可以按照上述实施方式之一来实现。在图14中，参考符号121、122表示第一负载端子，而参考符号131、132表示各个整流电路101、102的第二负载端子。
驱动电路610依靠输出信号Sout为半桥的开关7051、7052提供了驱动信号S7051，S7052。输出信号Sout代表输出电压Vout。驱动信号S7051、S7052被生成，以使输出电压Vout对应于预定义的设定值。
图14的功率转换器电路的工作原理如下：电容式分压器7061、7062的中心抽头上的电势介于第一和第二输入端子701、702处的电势之间。只为说明的目的，假定中心抽头的电势对应于输入电压Vin的一半。
每当半桥的高侧开关7051被接通时，初级绕组7071两端的电压是正的，并且次级绕组7072两端的产生电压V7072具有图14中所示的极性。在这种情况下，电流流过第一电感存贮元件708、电容式存贮元件707、第二整流电路102和次级绕组7072。在此阶段期间，能量被磁性存储在第一电感存贮元件708中。
在第二阶段中，两个开关均被断开。在这个阶段中，通过第一电感708的电流持续流动，其中连接在第二输出端子704和第一电感存贮元件708之间的第一整流电路101取得电流。
在第三阶段中，半桥的低侧开关7052被接通。初级绕组7071两端的电压在这种情况下是负的，次级绕组7072两端的相应电压V7072具有与图14所示极性相反的极性。在这种情况下，电流流过次级绕组7072、第二电感存贮元件709、输出电容710和第一整流电路101。
在第四阶段中，两个开关7051、7052被断开。在此阶段中，通过第二电感存贮元件709的电流持续流动，其中第二整流电路102在这种情况下得到电流。
图15示出了根据另一个实施方式的功率转换器电路。图15的功率转换器电路包括LLC谐振拓扑结构。参照图15，功率转换器电路包括具有连接在用于接收输入电压Vin的输入端子801、802之间的高侧开关8051和低侧开关8052的半桥。功率转换器电路还包括具有电容式存贮元件806、电感存贮元件807和与低侧开关8052并联的变压器809的初级绕组8091的串联LLC电路。另一个电感存贮元件808与初级绕组8091并联连接。变压器809包括两个基本次级绕组，即耦接到初级绕组8091的第一次级绕组8092和第二次级绕组8093，并且每个都具有与初级绕组8091相同的绕组感应。第一次级绕组8092通过第一整流电路101耦接到第一输出端子803，而第二初级绕组8093通过第二整流电路102耦接到第一输出端子803。第一和第二次级绕组8092、8093共同的电路结点耦接到第二输出端子804。电容式存贮元件810连接在输出端子803、804之间，其中输出电压Vout可在输出端子803、804之间获得。
在图15中，S8051、S8052表示用于半桥的开关8051、8052的驱动信号。这些驱动信号S8051、S8052由驱动电路811根据输出信号Sout产生。输出信号Sout代表输出电压Vout。驱动电路8被配置为生成驱动信号S8051、S8052，以使输出电压Vout对应于预定义的设定值。
在图15的功率转换器电路中，高侧开关8051和低侧开关8052被交替地接通和断开。这导致通过变压器809的初级绕组8091的交变电流。此交变电流被转移到次级侧。当通过初级绕组8091的交变电流具有第一方向时，在次级侧上的电流通过第一初级绕组8092和第一整流电路101分别流动到电容式存贮元件810和输出端子803、804。当通过初级绕组8091的电流具有相反的第二方向时，在次级侧上的电流通过第二次级绕组8093和第二整流电路102分别流动到电容式存贮元件810和输出端子803、804。
在图15中，参考符号121、122表示第一和第二整流电路101、102的第一负载端子，而参考符号131、132表示第一和第二整流电路101、102的第二负载端子。这些整流电路101、102的每一个都可以根据本文中上述的实施方式之一来实现。
在上述的每个功率转换器电路中，负载（图中未示出）可以连接到输出端子以接收输出电压Vout。
在上述功率转换器电路之一包括多于一个的整流电路的情况下，各个整流电路可以被相同地实现。但是，有可能在一个功率转换器电路中实现具有不同拓扑结构的两个以上的整流电路。
图16示出了包括整流电路10的电路配置结构的另一个实施方式。该电路配置结构包括用于接收输入电压Vin的输入端子901、902，具有连接在输入端子901、902之间的负载Z和开关903的串联电路，以及与负载Z并联连接的整流电路10。负载Z是，例如，电感负载。也就是说，负载Z包括至少一个电感元件或具有电感行为的电路元件。开关903是低侧开关。也就是说，开关903连接在负载Z和用于输入电压Vin的参考电位或负供应电势的端子之间。如图16所示的电路配置可以，例如被实现在控制通过电感负载的电流的电流控制器中。
图16的电路配置结构的工作原理如下：每当开关903被接通时，负载Z连接在输入端子901、902之间，电流I1流过负载Z。当开关903被断开时，凭借负载的电感特性通过负载Z的电流I1持续流动（并减小）。在这个阶段，整流电路10充当续流元件，并接过流过负载Z电流I1。
开关903由控制电路904提供的驱动信号S903接通和断开。根据一个实施方式，控制电路904被配置为依靠通过负载Z的电流I1来调整驱动信号S903的占空比，以控制通过负载的电压I1的平均值对应于预定义的设定值。
图17示出图16的电路配置结构，其包括根据图5的实施方式的整流电路。开关903被实现为类似于整流电路10的整流元件1，该整流电路10具有第一晶体管2903和带有多个第二晶体管的布置30903。在图17的实施方式中，开关903的第一晶体管20903被实现为n型增强型MOSFET。然而，这只是一个例子。开关903也可以按照第一晶体管的任何其他类型来实现。具有第二晶体管的布置30903可以被实现类似于具有第二晶体管31-3n的布置30，其在前面结合图2整流元件1被说明。开关903的工作原理对应于图2的整流元件的工作原理。也就是说，当第一晶体管2903被接通时，开关1处于导通状态（被接通），并且当第一晶体管2903被断开时，开关903处于断开状态（被断开）。从控制电路（图17中未示出）接收的驱动信号S903被配置为接通和关断第一晶体管2903之一。
图18A示出了图17的电路配置结构中的整流电路10的检测电路9的一个实施方式。在图18中，只有整流电路10的整流元件1的部分电路元件，只有开关903的部分电路元件被示出，即，示出了对于理解检测电路9的工作原理所必需的电路元件。图18示出了整流元件1的第一晶体管、体二极管D2和可选的限压元件70和开关903的第n个第二晶体管3n-903。这个第二晶体管3n-903的功能对应于图2所示的第二晶体管3n的功能。参考符号7n-903表示可选的与第二晶体管3n-903并联连接的限压元件。
参照图18A，检测电路9包括放大器924，例如运算放大器（OA）。放大器924可操作地评估整流元件1的第一晶体管2的体二极管D2两端的电压，以确定通过整流元件1的电流I1。第一晶体管2的第一负载端子22（对应于体二极管D2的阳极端子）通过第一电阻元件921耦接到运算放大器924的第一端子，而第二晶体管2的第二负载端子23通过第二电阻元件922耦接到放大器924的第一端子。此外，背对第一晶体管2的第二晶体管3n-903的负载端子通过第三电阻元件923耦接到放大器924的第二端子。放大器924的第二端子通过另一个电阻元件925耦接到输出端子。放大器924的输出端处可获得检测信号SD。可选地，缓冲器926、927、928连接在第一、第二和第三电阻元件及整流元件1和开关903的相应电路结点之间。放大器924的输出信号SD代表电流I1的方向，其中输出信号SD当电流在第一方向上流动时具有第一符号，而当电流在相反的第二方向上流动时具有第二符号。
图18B示出了图18A的检测电路9的变形例。图18B的检测电路9包括两个分流电阻器，在整流电路10的第一负载端子12和用于连接负载Z到其上的电路结点之间的第一分流电阻器929，在用于连接负载Z到其上的电路结点和开关903之间的第二分流电阻器929。在此检测电路9中，放大器924的第一输入端子（非反相端子）经由第二电阻器929耦接到第一分流电阻器929和整流电路共同的电路结点，而经由第一电阻器9210耦接到第一分流电阻器929和第二分流电阻器9210共同的电路结点。如同图18A的实施方式，缓冲区926、927都是可选的。放大器924的第二输入端子（反相端子）耦接到第二分流电阻器9210和开关903共同的电路结点。在此检测电路9中，放大器924输出端处的检测信号SD代表通过整流电路10的电流I1的方向和电流I1的振幅。
图19示出了检测电路9的另一个实施方式。图19的检测电路9基于图18B的检测电路9，并且还包括接收放大器924的输出端处的电流测量信号的微分器93。在图19中，参考符号S924表示放大器的输出信号，其对应于图18的检测信号。微分器93可以像常规微分器一样被实现。只为说明的目的，微分器93的一个实施方式在图19中被详细说明。
图19的微分器93包括另一个放大器931，例如运算放大器（OA）。放大器924的输出端通过电容元件932被耦接到另一个放大器931的第一输入端（在本实施方式中的反相输入端）。此外，反相输入端通过电阻器933被耦接到输出端。微分器93的输出端处的检测信号SD对应于另一个放大器931的输出端与另一个放大器931的第二输入端（本实施方式中的非反相输入端）之间的电压。该输出信号对应于放大器924的输出端处的电流测量信号S924的时间导数。当通过整流电路1的电流I1增大时，电流测量用信号S924的时间导数是正的，而当通过整流电路的电流减小时，是负的。
接收图19的检测信号SD的控制及驱动电路8（图19中未示出）可以被配置为对检测信号SD的最大值进行检测，并可以被配置为当检测信号SD具有正的最大值时，接通整流电路1的第一晶体管2，并可以被配置当检测信号SD具有负的最大值时，断开整流电路1的第一晶体管2。
可选地，整流器94连接在另一个放大器931的输出端下游。整流器94接收检测信号SD，并提供经整流的检测信号|SD|。
图20示出了图17的电路配置结构的变形例。在图20的电路配置结构中，整流电路10可操作地接收外部驱动信号Sin。此外部驱动信号Sin从控制电路94通过电平移位器95提供。控制电路94可能还提供开关903的驱动信号。电平移位器95包括具有接收驱动信号Sin的第一晶体管295以及与第一晶体管串联连接的多个n（n>1）个第二晶体管31-95至3n-95的串联电路。具有第一晶体管295和第二晶体管31-95至3n-95的串联电路连接在用于基准电位的端子902和整流电路10的第一晶体管2与具有第二晶体的布置30之间的电路结点之间。参见图20，电平移位器的第一晶体管295可以被实现为增强型MOSFET，特别是n型增强型MOSFET，而第二晶体管31-95-3n-95可以被实现为耗尽型MOSFET（或JFET）。每个第二晶体管31-95-3n-95使其栅极端子连接到其源极端子，其中，第1个第二晶体管31-95的源极端子连接到第一晶体管的漏极端子。限压元件70-95-7n-95（例如齐纳二极管或齐纳二极管的串联电路）与第一晶体管295和每个第二晶体管31-95-3n-95并联连接。
评估电路951-953将一个第二晶体管（即，本实施方式中的上侧第二晶体管7n-95）的负载端子的电势与整流电路10的第一负载端子处的电势进行比较，并依靠该比较生成用于整流电路10的第一晶体管2的驱动信号S2。第二晶体管7n-95的电势取决于电平移位器95的第一晶体管295的开关状态。当第一晶体管295时被接通时此电势是高电势，而当第一晶体管295被关断时是低电势。因此，通过接通和断开第一晶体管295，不同电势在第二晶体管3n-95处产生，其中此电势被用于产生整流电路10中第一晶体管2的驱动信号。参照图20，评估电路包括放大器951，其第一（非反相）输入端被耦接到整流电路10的第一负载端子12，而其第二（反相）输入端通过电阻器952被耦接到第二晶体管3n-95的负载端子（源极端子），而通过另一个电阻器953被耦接到输出端。可在放大器951输出端得到驱动信号S2。
由上述附图中的电路符号所表示的第一半导体器件2和第二半导体器件（第二晶体管）3可以按照不同的方式来实现。用于实现第二晶体管3的一些说明性实施方式可以参照以下附图进行说明。
图21A示出了一个第二晶体管3的透视图。图21B示出了纵剖视图，而图21C示出了此第二晶体管3的横剖视图。图21A、21B、21C只示出了在其中第二晶体管3被实现的半导体基体100的那部分。第一半导体器件2的有源区和相邻的第二晶体管的有源区未示出。根据图21A至21C的第二晶体管3被实现为MOSFET，特别是FINFET，并包括源极区53、漏极区54和体区55，其每个都被布置在鳍状半导体部52上，其在下文中也将被称为“半导体鳍”。半导体鳍被布置在衬底51上。在第一水平方向上，源极区和漏极区53、54从半导体鳍52的第一侧壁522延伸到第二侧壁523。在垂直于第一方向的第二方向上，源极区和漏极区53、54彼此远离，并且被体区55分隔。栅电极56（图21A中的虚线所示）通过栅极电介质57与半导体鳍52电绝缘，并与侧壁522、523上和半导体片52的顶表面521上的体区55相邻。
图22A至22C示出了实现为FINFET的一个第二晶体管3的另一个实施方式。图22A示出了透视图，图22B示出了垂直截面平面E-E内的纵剖视图，而图22C示出了水平截面平面D-D内的横剖视图。垂直截面平面E-E垂直于半导体鳍52的顶表面521，并在半导体鳍52的纵向方向上延伸。水平截面平面D-D平行于半导体鳍的顶表面521延伸。半导体鳍52的“纵向方向”对应于第二水平方向，并且是在其中源极区和漏极区53、54远离彼此的方向。
根据图22A至图22C的晶体管3被实现为U形环绕栅极FINFET。在此晶体管中，源极区53和漏极区54在第一水平方向上从半导体鳍52的第一侧壁522延伸到第二侧壁523，并在垂直于第一水平方向的第二水平方向（半导体鳍52的长度方向）上远离彼此。参照图22A和22B，源极区53和漏极区54被沟槽分隔，该沟槽从半导体鳍的顶表面521延伸进入体区55，并在第一水平方向上从侧壁522延伸到侧壁523。体区55被设置在源极区53、漏极区54和半导体鳍52中的沟槽下方。栅电极56与沟槽中的体区55相邻，并沿着半导体鳍52的侧壁522、523，并且通过栅极电介质57与体区55和源极区以及漏极区53、54电绝缘。在沟槽的上部区域，其是以下区域，其中栅极电极56没有被设置为与体区55相邻，栅极电极56可以被绝缘或介电材料58覆盖。
图21A至图21C和图22A至22C的第二晶体管，例如，被实现为耗尽型晶体管，例如n型或p型耗尽型晶体管。在这种情况下，源极区和漏极区53、54和体区55具有相同的掺杂类型。体区55的掺杂浓度通常比源极区和漏极区53、54的低。体区55的掺杂浓度是，例如，约2E18cm-3。为了能够完全中断源极区53和漏极区54之间的体区55中的导电沟道，沿着半导体鳍52的侧壁522、523的栅电极56完全沿着半导体鳍52在第二水平方向（长度方向）上延伸。在垂直方向上，沿着侧壁522、523的栅极电极56从源极区和漏极区53、54延伸至少到沟槽下方。
参照图21A和22A，源极区53连接到第一负载端子（源极端子）32，漏极区54连接到第二负载端子（漏极端子）33，而栅电极56连接到控制端子（栅极端子）31。这些端子都只在图21A和22A中被示意性示出。
半导体鳍52的厚度（其是半导体鳍在第一水平方向上的尺寸）以及体区55的掺杂浓度被调整，使得由栅电极56控制的损耗区可以从侧壁522延伸到侧壁523，以便完全中断源极区和漏极区53、54之间的导电通路，并断开第二晶体管3。在n型耗尽型MOSFET中，当负的控制（驱动）电压分别被施加在栅极电极56和源极区53之间，或栅极端子31和源极端子32之间时，损耗区在体区55中扩大。参照图1提供的说明，该驱动电压依赖于第一半导体器件2的负载电压，或者依赖于第二晶体管3的另一个的负载电压。损耗区垂直于侧壁522、523扩展多远也依赖于施加在栅极端子31和源极端子32之间的控制电压的大小。因此，半导体鳍52的厚度和体区55的掺杂浓度也依赖于控制电压的大小被设计，其在半导体器件布置的工作期间可以发生。
将图21A至21C及22A至22C中示出的FINFET元件实现为其中沟道（体区）55具有U形并且栅极电极56也被布置在侧壁522、523和半导体鳍130的顶表面521上的U形环绕栅极FINFET只是一个例子。这些FINFET元件也可以被修改（图中未示出）以具有以下栅极电极56，其两个栅电极部分被布置在侧壁522、523上，但不在半导体鳍52的顶表面521上。这种类型的FINFET可以被称为双栅极FINFET。上述和下述的每个FINFET都可以被实现为U形环绕栅极FINFET或者双栅极FINFET。甚至可以把各个第二晶体管3实现为集成电路中不同类型的MOSFET或FINFET。
每个第二晶体管3和第一半导体器件2可以被实现为FINFET。这些各个FINFET可以按照不同的方式被实现，以形成半导体布置1。
图23示出了半导体鳍52的纵剖视图，其中，第一半导体器件2和n个第二晶体管3的有源区（源极区、漏极区和体区）被布置。在本实施方式中，第一半导体器件2和第二晶体管被实现为U状环绕栅极FINFET或双栅极FINFET。在图23中，在图21A至图21C和图22A至图22C中，相同的参考标号被用于表示相同的特征。在图23中，不同的第二晶体管31-3n的相同特征的参考标号具有不同的下标（1、2、3、n）。
参照图23，相邻的第二晶体管3的有源区通过介电层59彼此绝缘，该介电层在半导体鳍52的垂直方向上延伸。这些介电层59可以向下延伸或向下进入衬底51。此外，介电层59从半导体鳍52的侧壁延伸到侧壁。然而，这在图23中看不到。第一半导体器件2的有源区通过另一个介电层66与第1个第二晶体管31的有源区电绝缘，该介电层也在半导体鳍52的垂直方向上延伸。在第一半导体器件2中，源极区61和漏极区62被体区63分隔。被布置在沟槽（其在半导体鳍的侧壁的位置由虚线所示）中的栅极电极64从源极区61沿着体区63延伸到漏极区62。源极区61连接到第一负载端子22（其形成半导体布置1的第一负载端子12），漏极区62连接到第二负载端子23，而栅极电极64连接到控制端子21（其形成半导体布置1的控制端子11）。体区63也连接到第一负载端子22。
第一半导体器件2，例如，被实现为增强型MOSFET。在这种情况下，体区63对于源极区和漏极区61、62被互补地掺杂。在n型MOSFET中，源极区和漏极区61、62是n型掺杂的，而体区63是p型掺杂的，并且在p型MOSFET中，源极区和漏极区61、62是p型掺杂的，而体区63是n型掺杂的。
根据一个实施方式，衬底51对于第二晶体管3的有源区和第一半导体器件2的源极及漏极区61、62被互补地掺杂。在这种情况下，在各个第二晶体管3之间有结绝缘。根据另一个实施方式（以虚线示出），衬底是SOI衬底，包括半导体衬底511和半导体衬底511上的绝缘层512。半导体鳍52被布置在绝缘层上。在本实施方式中，在衬底51中的各个第二晶体管3之间存在介电层。
根据图24所示的另一个实施方式，衬底51具有与第二晶体管3的有源区和第一半导体器件2的源极区和漏极区61、62相同的掺杂类型。在本实施方式中，第一半导体器件2的栅电极56延伸到衬底，以便当第一半导体器件2在导通状态时，源极区61和衬底51之间的体区中存在导电路径。此外，通过具有与衬底51相同的掺杂类型的接触区67，衬底连接到半导体布置的第二负载端子13。接触区67比衬底51被更高度地掺杂，并从半导体鳍52的第一表面521延伸到衬底。接触区67可以邻接第n个第二晶体管3的漏极区54n。接触区67是可选的。第二负载端子13和衬底51之间的连接也可以通过第二晶体管3n的漏极区和体区54n、55n来提供。
在图24的半导体布置中，衬底51形成电流通路，其平行于通过第二晶体管3的电流路径，或者平行于ADZ。衬底51类似于常规功率晶体管中的漂移区。在本实施方式中，各个第二晶体管3的体区55耦接到漂移区51上。
根据另一个实施方式（图24中的虚线所示），衬底51包括半导体层513，其对于衬底51的剩余部分和第二晶体管3的体区55被互补地掺杂。此层513被布置在第二晶体管3的体区55和充当漂移区的衬底的那些部分之间，并在衬底51中的各个第二晶体管3之间提供了结绝缘。
具有与第二晶体管3串联连接的二极管2的图3的半导体布置1，通过将第一半导体器件的控制端子连接到第一负载端子22或者通过使控制端子21浮动，可以很容易地从图21和22所示的布置获得。在这种情况下，只有MOSFET的体二极管（其为由体区63和漏极区65之间的pn结形成的二极管）在第二半导体器件的第一和第二负载端子22、23之间是有源的。
每一个第一半导体器件2和第二晶体管3（在下文中简称为器件）可以包括多个并联连接的相同元件（晶体管元件）。这些元件的每一个都可以被实现类似于第一半导体器件2或类似于第二晶体管3，其分别在图21和22示出。提供在一个器件中并联连接的多个元件可以帮助增加电流承载能力，并减少各个器件的导通电阻。
图25示出了根据第一实施方式的半导体装置的俯视图，该实施方式包括第一半导体器件2和多个第二晶体管3，其中这些器件的每一个都具有多个（其中三个被示出）并联连接的元件。一个器件的各个元件在不同的半导体鳍52I、52II、52III中实现。这些元件的每一个都具有源极区61、53，其在图25中以“S”附加地标记，以及源极区62、54，在图25中以“D”附加地标记。通过使一个器件的源极区连接在一起，并通过使一个器件的漏极区连接在一起，一个器件的元件被并联连接。这些连接，以及不同的器件的负载端子之间的连接，在图25中以粗线示意性示出。图25中未示出不同器件的控制端子（栅极端子）和负载端子之间的连接。元件和不同器件之间的连接可以使用布置在半导体基体上方的常规布线布置，并通过通孔接触各个有源区（源极区和漏极区）来实现。这些布线布置是众所周知的，所以没有必要在这方面做进一步的解释。一个器件2、31、32、33、3n的各个元件具有共同的栅极电极64、561、562、563，56n，其被布置在各个半导体鳍的U形沟槽和各个鳍之间的沟槽中。这些“鳍间沟槽”是沿着鳍的纵向沟槽。所有栅极64、561、562、563、56n通过介电体66和59彼此绝缘。
图26示出了用于实现具有多个晶体管元件的一个第二晶体管3的另一个实施方式。在本实施方式中，第二晶体管3的多个晶体管元件被实现在一个半导体鳍中。在半导体鳍52的纵向方向上，源极区和漏极区53、54被交替布置，其中的源极区53和相邻的漏极区54被一个容纳栅电极56的（U形）沟槽分隔。源极区53连接到第一负载端子22，而漏极区54连接到第二负载端子23，使得各个晶体管元件被并联连接。栅电极56是各个晶体管元件所共有的，并在纵向方向上沿着半导体鳍52的侧壁延伸。每个源极区53和每个漏极区54（除被布置在半导体鳍52的纵向端部上的源极区和漏极区以外）是两个相邻的晶体管元件所共有的。
参照图26说明在半导体鳍中设置数个晶体管元件的概念，当然，也适用于第一半导体器件2的实现。
参照图27A至图27C，一个第二晶体管3可以包括多个半导体鳍52IV、52V、52VI、52VII，其中每个半导体鳍52IV-52VII包括多个晶体管元件（这些元件之一在图27A中用虚线和点线框突出标示）。图27A示出了一个第二晶体管3的顶视图，图27B示出了切割不同鳍中的源极区的剖面F-F的纵剖视图，而图27C示出在切割具有不同鳍中的栅电极56的沟槽的剖面G-G的纵剖视图。参照图27A，各个晶体管元件的源极区连接到第一负载端子22，各个晶体管元件的漏极区连接到第二负载端子23，以便各个晶体管元件被并联连接。这些连接仅在图27A中被示意性示出。
参照图27A至图27C说明提供多个半导体鳍的概念，其中每个半导体鳍包括多个晶体管元件，当然，也适用于第一半导体器件2的实现。
虽然只有20个晶体管元件在图27A中被示出，即四个半导体鳍52IV-52VII的每一个都有五个元件，但是一个第二晶体管3或第一半导体器件2可以包括被并联连接的多达几千个或甚至高达几千万或几亿个晶体管元件。各个晶体管元件形成被并联连接的晶体管元件的矩阵。具有多个以矩阵形式布置的晶体管元件的器件（第一半导体器件2或第二晶体管3）在下文中将会被称为矩阵器件。
图28示出了实现为矩阵器件的多个第二晶体管如何可以被串联连接。为了说明的目的，只有两个第二晶体管3i、3i+1在图28被示出。为了串联连接这两个晶体管，第二晶体管3i+1的源极区连接到晶体管3i的漏极区。第二晶体管3i的源极区连接到第二晶体管3i-1（图中未示出）的漏极区，而第二晶体管3i+1的漏极区连接到第二晶体管3i+2（图中未示出）的源极区。
图29示出了根据另一个实施方式的第一晶体管2的晶体管元件的纵剖视图。图29的晶体管元件的几个可以被并联连接以形成第一晶体管2。图29的晶体管元件以平面栅电极64来实现。栅电极64被布置在半导体基体100的第一表面101上方，并通过栅极电介质65与体区63电绝缘。源极区和漏极区61、62被布置在第一表面101的区域中并且在半导体基体100的横向方向上远离。体区63邻接衬底51，其中衬底51可以根据上述实施方式之一来实现。此外，体区63被电连接到源极端子22。参照图19，垂直电介质层66可以延伸穿过体区63到或进入衬底51。垂直电介质层66可以围绕半导体基体100的水平平面内的体区63，该平面垂直于图19中所示的剖面。图19的第一晶体管2可以被实现为增强型晶体管。在这种情况下，体区63对于源极区和漏极区61、62被互补地掺杂。关于各个器件区域的掺杂类型，可以参考上述实施方式。
根据一个实施方式，在体区63和衬底51之间有pn结。此pn结可以通过将体区63和衬底51实现为互补掺杂区来形成。或者，与源极区和漏极区53、54具有相同掺杂类型的半导体区域55′被布置在体区55和衬底51之间。这个可选的半导体区域55′可以连接到源极区53（如图30中的虚线所示例性示出的）。
图30示出了根据另一个实施方式的一个第二晶体管2的晶体管元件的纵剖视图。图20的数个晶体管元件可以被并联连接以形成一个第二晶体管3。图20的晶体管元件以平面栅电极56来实现。栅电极56被布置在半导体基体100的第一表面101上方，并通过栅极电介质57与体区55电绝缘。源极区和漏极区53、54被布置在第一表面101的区域中并且在半导体基体100的横向方向上远离。体区55邻接与源极和漏极相同的掺杂的层，并连接到源极。此层邻接衬底51，其中衬底51可以根据上述实施方式之一来实现。此外，体区55被电连接到源极端子32。参照图30，垂直电介质层59可以延伸穿过体区55到或进入衬底51。垂直电介质层59可以围绕在半导体基体100的水平平面内的体区55，该平面垂直于图20中所示的剖面。
图30的第二晶体管3可以被实现为耗尽型晶体管。在这种情况下，体区55对于源极区和漏极区53、54被互补地掺杂，并包括与沿着栅极电介质57的源极区和漏极区53、54具有相同掺杂类型的沟道区域55′。沟道区域55′从源极区53延伸到漏极区54。在n型耗尽型晶体管中，源极区53、漏极区54和沟道区55′是n型掺杂的，而体区是p型掺杂的。在p型耗尽型晶体管中，这些器件区域的掺杂类型是n型晶体管的那些区域的互补。
根据一个实施方式，在体区63和衬底51之间有pn结。此pn结可以通过将体区55和衬底51实现为互补掺杂区来形成。或者，与源极区和漏极区61、62具有相同掺杂类型的半导体区域63′被布置在体区63和在衬底51之间。这个可选的半导体区域63′可以连接到源极区61（如图29中的虚线所示例性示出的）。
图31示出了具有第一半导体器件2和多个第二半导体器件31-3n的整流电路10的另一个实施方式，该电路被配置为当第一和第二负载端子12、13之间的电压V1具有第一极性时“自动地”导通，而当电压V1具有第二极性时阻断。图31的整流电路10是图8A和8B的整流电路的变形例。具有图31的第二半导体器件31-3n的布置30对应于参考图8A和8B所述的布置30。也就是说，与第一半导体器件2串联的每一个第二半导体器件31-3n被配置为接收至少一个第二半导体器件31-3n的负载路径电压，或第一半导体器件2的至少一个负载路径电压作为驱动电压。在图31的实施方式中，第1个第二半导体器件31接收第一半导体器件2的负载路径电压VDS2作为驱动电压，而每个其他的第二半导体器件32-3n接收一个相邻第二半导体器件的负载路径电压作为驱动电压。也就是说，第2个第二半导体器件32接收第1个第二半导体器件31的负载路径电压作为驱动电压，以此类推。然而，这种特定的拓扑结构只是一个例子。可以很容易的改进布置30，使得至少一些第二半导体器件31-3n接收两个以上相邻第二半导体器件的负载路径电压的总和作为驱动电压。
如同上文中所述的实施方式，整流元件70-7n是可选的，其可以实现为肖特基二极管、雪崩二极管或齐纳二极管并可以与第一半导体器件2和第二半导体器件31-3n并联连接。
根据一个实施方式，第一半导体器件2是晶体管，特别是第一导电类型的场效应晶体管，而第二半导体器件31-3n是晶体管，特别是与第一导电类型互补的第二导电类型的场效应晶体管。只为说明的目的，假定第一导电类型是p型，第二导电类型是n型。然而，下述的工作原则适用于具有n型第一半导体器件2的整流电路，也适用于具有p型第二半导体器件31-3n的整流电路。根据一个实施方式，第一半导体器件2是MOSFET（金属-氧化物-半导体场效应晶体管），特别是具有大致为0V阈值电压的增强型MOSFET，而第二半导体器件31-3n是耗尽型MOSFET或JFET（结型场效应晶体管）、HEMT（高电子迁移率晶体管）或纳米管。
为了便于解释，假定第一半导体器件2是p型MOSFET，并且第二半导体器件31-3n是n型MOSFET或n型JFET、HEMT或纳米管。参照图31，第二半导体器件2的源极端子连接到第二半导体器件布置30。也就是说，第二半导体器件2的源极端子22连接到第1个第二半导体器件31的源极端子321。第二半导体器件2的漏极端子23连接到整流电路的第一负载端子12。第二半导体器件2接收至少一个第二半导体器件31-3n的负载路径电压作为驱动电压。在本实施方式中，第二半导体器件2接收第1个第二半导体器件31的负载路径电压作为驱动电压。为此，第二半导体器件2的栅极端子21连接到第1个第二半导体器件31和第二半导体器件32的负载路径共同的电路结点。根据另一个实施方式（图31中未示出），第二半导体器件2接收两个以上第二半导体器件31-3n的负载路径电压作为驱动电压。为此，第二半导体器件2的栅极端子21连接到另一对第二半导体器件的负载路径共同的电路结点。
图32示意性示出了当实现为具有大致为0V的阈值电压的p型的MOSFET时，第二半导体器件2的特征曲线。图32示出了依赖驱动电压（栅极-源极电压）VGS2的第二半导体器件2的负载电流（漏极-源极电流）IDS2。根据图32，从VGS=0开始，随着驱动电压VGS的大小增大，负载电流IDS2增大。参照图32，当驱动电压VGS2为负时，即，当栅极电势（栅极端子21的电势）低于源极电势（源极端子22的电势）时，p型MOSFET2导通。漏极-源极电流IDS2为负，即电流在与图31所示方向相反的方向上流动。
图31的整流电路10的工作原理如下。当第一和第二负载端子12、13之间的电压V1为零时，使得整流电路10的每个电路结点的电位为零，第二半导体器件2和第三半导体器件31-3n被接通（导通）。然而，通过整流电路10的负载电流I1为零。由于电压V1上升到正电压电平（具有第一极性的电压电平），负载电流I1在图31所示的方向上流过整流电路10。当负载电流I1流过整流电路10时，由于第一半导体器件2和第二半导体器件31-3n的不可避免的导通电阻，第一半导体器件2和第二半导体器件31-3n的负载路径电压VDS2和VDS31-VDS3n的电压电平不同于零，并具有图31所示的极性。在图31的实施方式中，第二半导体器件31的负载路径电压VDS31导致栅极-源极电压VGS2成为负的，并导致第一半导体器件2增大其导电性。
当电压V1具有第二极性（与图31中所示的极性相反的极性）时，第二半导体器件2的栅极-源极电压VGS2变为正的，因此第一半导体器件2断开。随着电压V1增大，第二半导体器件2的负载路径电压VDS2增大（并且具有与图31中所示的极性相反的极性），直到它达到第二半导体器件31的阈值电压。当第二半导体器件31断开时，第二半导体器件31的负载路径电压VDS31增大，直到它达到第二半导体器件32的阈值电压，以此类推。
所以，图31的整流电路10，当电压V1具有第一极性时自动导电，并当电压V1具有第二极性时自动阻断。图31的整流电路10可以被用在上文中所述的每个应用电路中。此外，图31的整流电路10的各个半导体器件可以被实现为参照图21A至图30所述的。
图33示出了电子电路，其包括图31的整流电路10，还包括与第一半导体器件2并联的开关元件24。该开关元件被实现为第二导电类型的晶体管，特别是图33的实施方式中的n型MOSFET24。该晶体管24具有连接到第二半导体器件布置30的漏极端子，并使其源极端子连接到第一负载端子12。在本实施方式中，另一个晶体管24可以独立于第一半导体器件2被接通和断开，其中，在导通状态，另一个晶体管器件24绕过第一半导体器件2的负载路径。因此，当电流电压V1具有第二极性并且另一个晶体管24被接通时，图33的电子电路可以导电。当另一个晶体管24被断开时并且电压V2具有第二极性时，整流电路10以图31所述的方式阻断。当电压V1具有第一极性时，整流电路10传导电流。在这种情况下，第一半导体器件2绕过另一个晶体管24的内部体二极管（图中未示出）。
以下参照图34至36对图31的整流电路10的变形例进行说明。这些整流电路10的每一个可以与对应于图33的另一个晶体管24的另一个晶体管一起被实现。
图34的整流电路基于图31的整流电路，并且还包括在第一半导体器件2和第二半导体器件布置30之间，与第一半导体器件2串联连接的电阻器25。第一半导体器件2的栅极端子连接到电阻器25和第二半导体器件布置30共同的电路结点。在本实施方式中，栅极-源极电压VGS2对应于电阻器25两端的电压V25，其中当电压V1具有第一极性时并且当电流I1增大时，电压V25增大。也就是说，第一半导体器件2接收至少电阻器25两端的电压作为驱动电压。根据另一个实施方式，以点线示出的，第一半导体器件2的栅极端子连接到如图31所述的两个第二半导体器件的负载路径共同的电路结点。
图35示出了图34的整流电路的变形例。在图35的整流电路中，第二导电类型的晶体管26连接在第一半导体器件2和第二半导体器件布置30之间。在本实施方式中，晶体管26是n型MOSFET，其具有连接到第一半导体器件2的源极端子22的源极端子28，并且具有连接到第二半导体器件布置30的漏极端子29。晶体管26的栅极端子27连接到第一负载端子12。晶体管26的阈值电压大致为0V。
图35的整流电路10的工作原理如下。由于电压V1为零，整流电路10的各个半导体器件被导通，但是电流I1为零。随着电压V1增大并具有第一极性，电流I1在图35所示的方向上流动。晶体管26接收第一半导体器件2的负载路径电压VDS2作为驱动电压，其中随着负载路径电压VDS2增大，晶体管26增大其导电性。
当电压V1具有第二极性时，第二半导体器件2如参考图31所述的那样被断开。当第一半导体器件断开时，负载路径电压具有与图35中所示极性相反的极性并且负载路径电压的大小增大。此负载路径电压断开晶体管26，以使第一半导体器件2和晶体管26两端的整体电压随着电压V1的增大而增大。第二半导体器件31接收第一半导体器件2和晶体管26两端的电压作为本实施方式中的驱动电压。
参看图35，第一半导体器件2接收晶体管26的负载路径电压VDS26作为驱动电压VGS2。然而，这只是一个例子。根据另一个实施方式（图35中的虚线所示），第一半导体器件2接收晶体管26的负载路径电压加上至少一个第二半导体器件31-3n的负载路径电压VDS26作为驱动电压VGS2。
图36示出了整流电路10的另一个实施方式。图36的整流电路10基于图31的整流电路，并且还包括分压器电路，该分压器电路连接在第一负载端子12和第二负载端子13之间并被配置为驱动第一半导体器件2。分压器电路被实现如同图8A的整流电路，并包括整流元件102（如二极管），以及具有与整流元件102串联连接的多个第二半导体器件1031-103n的第二半导体器件布置130。此外，整流元件（如肖特基二极管、雪崩或齐纳二极管）1070-107n与第二半导体器件1031-103n和整流元件102并联连接。第二半导体器件布置130可以被实现为如参考上文中的第二半导体器件布置30所述的。分压器的第二半导体器件布置130可以被实现如同半导体器件布置30。然而，也有可能以不同的方式实现这两个第二半导体器件布置130、30。
此外，电阻器104连接在整流元件102和ADR130之间。图36的整流电路10的工作原理如下。为了便于说明，假定第二半导体器件1031-103n具有与ADR30的第二半导体器件31-3n相同的导电类型。当电压V1具有第一极性时，分压器电路导通。在这种情况下，整流元件102和可选的电阻104两端的电压降接通第一半导体器件2。根据一个实施方式，整流元件102和ADR130被实现，以使在整流元件102和可选的电阻104两端的电压V1大幅下降。
当电压V2具有第二极性时，分压器电路阻断，其中，整流元件两端的电压V102增大，直到与整流元件102直接连接的第二半导体器件1031的阈值电压或可选的电阻104断开。在此工作状态下，ADR130保护整流元件102免遭高电压。但是，整流元件102两端的电压降足够高以断开第一半导体器件2。
可以被用作同步整流器的常规MOSFET可以由以下参数表示，导通电阻RON、电压阻断能力（击穿电压）VBR、当MOSFET处于断开状态时存储在MOSFET的输出电容的输出电荷QOSS，以及当体二极管被导通时存储在MOSFET中的电荷QRR。QRR产生自电荷载体等离子体，其为当体二极管被正向偏置时在MOSFET中生成的。
存储在输出电容COSS中的电荷COSS如下：
Q OSS = ∫ V = 0 VBR C OSS dV - - - ( 1 )
其中，VBR是MOSFET的击穿电压，COSS是由栅极-漏极电容CGD和漏极-源极电容CDS给出的输出电容。这些参数（QOSS，QRR，RON）是众所周知的，例如，在Lutz；Siemieniec，Ralf；Sanchez，Juan Miguel Martinez，“MOSFET Technology as a Key forHigh Power Density Converters,”Power Electronics and Motion ControlConference,2006.EPE-PEMC2006.12th International,pp.1968-1973,Aug.302006-Sept.12006。通常情况下，低导通电阻RON导致高双极电荷Qrr和高输出电荷，而高电压阻断能力VBR导致高导通电阻RON。因此，MOSFET的性能可以由图品质因数（FOM）所表达，其考虑到了乘积RON×（QRR+QOSS），以及电压阻断能力的倒数（1/VBR）。
上述的可以用作同步整流器的每个半导体布置具有对应于MOSFET的导通电阻的导通电阻RON，对应于MOSFET的输出电荷的输出电荷QOSS，对应于MOSFET的双极型电荷的双极电荷QRR，以及电压阻断能力，使得这些半导体布置可以由相同的FOM表征。与常规MOSFET相比，具有第一半导体器件2（例如二极管或MOSFET）和多个第二半导体器件31-3n的半导体布置，在与常规MOSFET相比的给定电压阻断能力VBR下，可以以更低的导通电阻RON来实现。表征上述半导体布置的合适的FOMSR为，例如，
FOM SR = R ON [ mOhm ] · ( Q RR · Q OSS ) [ nC ] ( V BR ) 1.5 - - - ( 2 )
根据一个实施方式，上述具有一个第一半导体器件2和多个第二半导体器件31-3n的每个半导体布置可以被实现，使得FOMSR低于3、低于2、低于1.5、低于1.2，或甚至低于1。
虽然本发明的各种示例性实施方式已被公开，对于本领域技术人员来说显而易见的是，在不脱离本发明的精神和范围的情况下，可以作出各种改变和修改，其将会实现本发明的一些优点。对于那些相当熟悉本领域的技术人员来说显而易见的是，执行相同功能的其他组件可能会被适当地取代。应该提到的是，参照具体附图说明的特征可以与其他附图的特征结合，即使在其中这并没有被明确提到的那些情况下。此外，本发明的方法，可以全部以软件实现来实现，或者使用适当的处理器指令实现，或以混合实现来实现，其利用以实现相同结果的硬件逻辑和软件逻辑的组合。对本发明的概念的这种修改，旨在被所附的权利要求书所涵盖。
使用空间相对术语，如“下”、“下方”、“下面”、“上方”、“上面”等，是为了便于解释一个元件相对于第二元件的布置。除了附图中描述的不同方位外，这些术语旨在涵盖器件的不同方位。此外，术语，例如“第一”，“第二”等，也可用于描述各种元件、区域、部分等，也不是为了限制。在整个说明中相同的术语指代相同的元件。
如本文所用，术语“具有”、“含有”、“包含”、“包括”等是开放式术语，其表明声明的元件或特征的存在，但不排除其他元件或特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文另有清楚地指示。
应当理解的是，本文所描述的各种实施方式的特征可以彼此结合，除非另有明确说明。
虽然在本文中对具体的实施方式进行了图示和描述，本领域中的普通技术人员可以理解的是，在不脱离本发明范围的情况下，各种替代和/或等效实现可以替代所示和该的具体实施方式。本申请旨在覆盖本文中所讨论的具体实施方式的任何修改或变化。因此，希望本发明仅由权利要求及其等同物限制。

Claims (46)

1.一种包括整流电路的电路配置结构，所述整流电路包括：
第一负载端子和第二负载端子(12,13)；
第一半导体器件(2)，具有负载路径(22-23)和控制端子(21)；
多个第二半导体器件(31-3n)，每一个第二半导体器件都具有控制端子和在第一负载端子和第二负载端子之间的负载路径；
其中，所述第二半导体器件(31-3n)的负载路径串联连接并且串联连接到所述第一半导体器件(2)的所述负载路径，并且其中，具有所述第一半导体器件和所述第二半导体器件(31-3n)的串联电路连接在所述整流电路的所述第一负载端子与所述第二负载端子之间，以及
其中，一个第二半导体器件(31)的控制端子连接到所述第一半导体器件的一个负载端子，并且其中，除所述一个第二半导体器件(31)以外的每个第二半导体器件(32-3n)的控制端子连接到与该第二半导体器件相邻的一个第二半导体器件的负载端子。
2.根据权利要求1所述的电路配置结构，其中，所述第一半导体器件被实现为二极管。
3.根据权利要求1所述的电路配置结构，其中，所述第一半导体器件被实现为第一晶体管。
4.根据权利要求3所述的电路配置结构，其中，所述第一晶体管是以下各项之一：增强型MOSFET、耗尽型MOSFFET、JFET。
5.根据权利要求1所述的电路配置结构，其中，每一个所述第二半导体器件(32-3n)都被实现为晶体管。
6.根据权利要求5所述的电路配置结构，其中，每一个所述第二半导体器件被实现为耗尽型MOSFFET和JFET之一。
7.根据权利要求1所述的电路配置结构，
其中，所述第一半导体器件是第一导电类型的晶体管；以及
其中，每一个所述第二半导体器件是第二导电类型的晶体管。
8.根据权利要求1所述的电路配置结构，
其中，所述第一半导体器件是第一导电类型的MOSFET；以及
其中，每一个所述第二半导体器件是第二导电类型的第二晶体管并且选自以下各项组成的组中：
耗尽型MOSFET，
JFET，
HEMT，以及
纳米管。
9.根据权利要求8所述的电路配置结构，其中，所述第一导电类型的晶体管的阈值电压大致为0V。
10.根据权利要求1所述的电路配置结构，其中，所述第一半导体器件(2)被配置为接收所述多个第二半导体器件(31-3n)中至少一个的负载路径电压作为驱动电压。
11.根据权利要求1所述的电路配置结构，还包括：
电阻器(25)，与所述第一半导体器件(2)串联连接，并且所述电阻器连接在所述第一半导体器件(2)和所述多个第二半导体器件(31-3n)之间。
12.根据权利要求1所述的电路配置结构，还包括：
另一个晶体管(26)，与所述第一半导体器件(2)串联连接，并且所述另一个晶体管连接在所述第一半导体器件(2)和所述多个第二半导体器件(31-3n)之间。
13.根据权利要求12所述的电路配置结构，
其中，所述另一个晶体管(25)被配置为接收所述第一半导体器件(2)的负载路径电压作为驱动电压，以及
其中，所述第一半导体器件被配置为至少接收所述另一个晶体管的负载路径电压作为驱动电压。
14.根据权利要求1所述的电路配置结构，还包括：
分压器电路，连接在所述第一负载端子(12)和所述第二负载端子(13)之间，并且所述分压器电路被配置为驱动所述第一半导体器件。
15.根据权利要求14所述的电路配置结构，其中，所述分压器电路包括：
整流元件(102)；
多个第三半导体器件，与所述整流元件串联连接，其中，每个所述第三半导体器件都被配置为接收所述整流元件或至少一个第三半导体器件的负载路径电压作为驱动电压。
16.根据权利要求15所述的电路配置结构，其中，所述第三半导体器件选自以下各项组成的组：
耗尽型MOSFET；
增强型MOSFET；
HEMT；
纳米管；以及
JFET。
17.根据权利要求1所述的电路配置结构，所述电路配置结构被实现为具有拓扑结构的功率转换器电路，其中，所述拓扑结构选自以下各项组成的组：
降压转换器拓扑结构；
升压转换器拓扑结构；
反激转换器拓扑结构；
TTF拓扑结构；
相移ZVS拓扑结构；以及
LLC谐振转换器拓扑结构。
18.根据权利要求3所述的电路配置结构，还包括：
控制及驱动电路，被配置为基于以下各项中的至少一项来驱动所述第一晶体管：跨所述整流电路的电压的极性、跨所述第一晶体管的电压的极性。
19.根据权利要求3所述的电路配置结构，还包括：
二极管，与所述第一晶体管的所述负载路径并联连接；
控制及驱动电路，被配置为基于以下各项中的至少一项来驱动所述第一晶体管：流过所述二极管的电流的振幅、流过所述二极管的所述电流的时间导数。
20.根据权利要求19所述的电路配置结构，其中，所述二极管是集成二极管。
21.根据权利要求1所述的电路配置结构，还包括：
开关，与所述整流电路串联连接而成的串联电路连接在电压供给端子之间；
负载，与所述整流电路并联连接。
22.一种整流电路的操作方法，所述整流电路包括：
第一和第二负载端子；
第一可控半导体器件，具有负载路径和控制端子以及连接在所述负载路径中的整流元件；
n个第二半导体器件，其中，n>1，每一个第二半导体器件都具有控制端子和在第一负载端子和第二负载端子之间的负载路径；
其中，所述第二半导体器件的负载路径串联连接并且串联连接到第一半导体器件的负载路径，具有所述第一半导体器件和所述第二半导体器件的串联电路连接在所述整流电路的所述负载端子之间，
其中，一个第二半导体器件的控制端子连接到所述第一半导体器件的一个负载端子，并且其中，除所述一个第二半导体器件以外的每一个第二半导体器件的控制端子连接到与该第二半导体器件相邻的一个第二半导体器件的负载端子，以及
所述方法包括：
检测所述整流电路的工作参数，所述工作参数基于以下各项中的至少一项：流过所述第一半导体器件中的所述整流元件的电流、跨所述整流元件的电压、以及所述第一负载端子和所述第二负载端子之间的电压；
根据所述工作参数，控制所述第一半导体器件被接通。
23.根据权利要求22所述的方法，其中，所述第一半导体器件是MOSFET，并且其中，所述整流元件是所述MOSFET的体二极管。
24.根据权利要求23所述的方法，其中，所述MOSFET是增强型MOSFET。
25.根据权利要求23所述的方法，其中，每个所述第二半导体器件都是耗尽型MOSFFET和JFET之一。
26.根据权利要求22所述的方法，还包括：
评估流过所述整流元件的电流，以及
在所述电流达到第一电流阈值的情况下接通所述第一半导体器件。
27.根据权利要求26所述的方法，还包括：
在所述电流达到第二电流阈值的情况下断开所述第一半导体器件。
28.根据权利要求27所述的方法，其中，所述第二电流阈值的大小低于所述第一电流阈值的大小。
29.根据权利要求22所述的方法，还包括：
评估流过所述整流元件的电流；以及
在所述电流的斜率达到第一斜率阈值的情况下接通所述第一半导体器件。
30.根据权利要求29所述的方法，还包括：
在所述电流的斜率达到第二斜率阈值的情况下断开所述第一半导体器件，其中，所述第一斜率阈值和所述第二斜率阈值具有不同的符号。
31.根据权利要求22所述的方法，还包括：
评估跨所述整流元件的电压；以及
在所述电压达到第一电压阈值的情况下接通所述第一半导体器件。
32.根据权利要求31所述的方法，还包括：
在所述电压达到第二电压阈值的情况下断开所述第一半导体器件。
33.根据权利要求32所述的方法，其中，所述第二电压阈值的大小低于所述第一电压阈值的大小。
34.一种整流电路，包括：
第一和第二负载端子(12,13)；
第一半导体器件(2)，具有负载路径(22-23)；
多个第二半导体器件(31-3n)，每一个第二半导体器件都具有负载路径并且每一个第二半导体器件都被配置为接收驱动信号；
其中，所述第二半导体器件(31-3n)的负载路径串联连接并且被串联连接到所述第一半导体器件(2)的负载路径，并且其中，具有所述第一半导体器件和所述第二半导体器件(31-3n)的串联电路连接在所述负载端子(12,13)之间，
其中，除了串联在最末端的一个所述第二半导体器件之外，每个所述第二半导体器件(31-3n)都被配置为接收与接收驱动电压的所述第二半导体器件相邻的所述第二半导体器件(31-3n)的负载路径电压，且最末端的所述第二半导体器件被配置为接收所述第一半导体器件(2)的负载路径电压作为驱动电压，以及
其中，所述第一半导体器件(2)被配置为接收所述多个第二半导体器件(31-3n)中至少一个的负载路径电压作为驱动电压。
35.根据权利要求34所述的整流电路，其中，所述第一半导体器件(2)被实现为第一导电类型的晶体管。
36.根据权利要求35所述的整流电路，其中，每个所述第二半导体器件(31-3n)被实现为第二导电类型的晶体管，其中，所述第二导电类型与所述第一导电类型互补。
37.根据权利要求36所述的整流电路，
其中，所述第一导电类型的晶体管是MOSFET；以及
其中，所述第二导电类型的晶体管选自以下各项组成的组中：
耗尽型MOSFET，
HEMT，
纳米管，
JFET。
38.根据权利要求37所述的整流电路，其中，所述第一导电类型的晶体管的阈值电压大致为0V。
39.根据权利要求34所述的整流电路，其中，所述第一半导体器件(2)被配置为接收所述多个第二半导体器件(31-3n)中至少一个的负载路径电压作为驱动电压。
40.根据权利要求34所述的整流电路，还包括：
电阻器(25)，与所述第一半导体器件(2)串联连接，并且所述电阻器连接在所述第一半导体器件(2)和所述多个第二半导体器件(31-3n)之间。
41.根据权利要求35所述的整流电路，还包括：
另一个晶体管(26)，与所述第一半导体器件(2)串联连接，并且所述另一个晶体管连接在所述第一半导体器件(2)和所述多个第二半导体器件(31-3n)之间。
42.根据权利要求41所述的整流电路，
其中，所述另一个晶体管(25)被配置为接收所述第一半导体器件(2)的负载路径电压作为驱动电压，以及
其中，所述第一半导体器件被配置为至少接收所述另一个晶体管的负载路径电压作为驱动电压。
43.根据权利要求34所述的整流电路，还包括：
分压器电路，连接在所述第一负载端子(12)和所述第二负载端子(13)之间，并且所述分压器电路被配置为驱动所述第一半导体器件。
44.根据权利要求43所述的整流电路，其中，所述分压器电路包括：
整流元件(102)；以及
多个第三半导体器件，与所述整流元件串联连接，其中，每个所述第三半导体器件被配置为接收所述整流元件或至少一个第三半导体器件的负载路径电压作为驱动电压。
45.根据权利要求44所述的整流电路，其中，所述第三半导体器件选自以下各项组成的组：
耗尽型MOSFET；
增强型MOSFET；
HEMT；
纳米管；以及
JFET。
46.根据权利要求37所述的整流电路，其中
FOM S R = R O N · ( Q R R · Q O S S ) ( V B R ) 1.5
其中，RON是MOSFET的导通电阻，QRR是当体二极管导通时存储在MOSFET中的电荷，QOSS是当MOSFET处于断开状态时存储在MOSFET的输出电容的输出电荷，并且VBR是MOSFET的击穿电压，以及
其中，FOMSR是MOSFET的图品质因数并且低于3，并且所述RON的单位是mOhm，并且QRR QOSS的单位是nC。
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