CN1035372A - 在剩余数***中用于编码和译码数据的方法和装置 - Google Patents

Abstract

一种在剩余运算数字信号处理电路中使用的剩余数***数据的编码器和译码器包括：一分隔装置，用于使用固定毕特位将所述的输入数据分隔成多个数据；第一ROM表电路，用于对数据进行加权处理并把它转换成用于每个固定模数的剩余数据第二ROM表电路，用于将模数剩余数据附加值转换成剩余数据；其中通过第二ROM表电路所获得的输出的剩余数据作为组成RNS数据的剩余数据。

Description

本发明涉及一种在剩余运算数字信号处理电路中使用的剩余数***数据的编码器和译码器。

诸如数字滤波器和类似的使用剩余运算的数字信号处理电路以前已经被提出过。参见“IRE电子计算机学报”1959年6月第EEL-8卷第6期第140-147页，“IEEE计算机”1984年5月第17卷第5期第50-61页以及“电子和通讯工程师学会学报”84/4第J67-1卷第4期第536-543页。

由于在剩余数***中的运算不再需要进位，因而其数字信号的运算可以以很高的精度和速度进行。

进而，在输入的二进制数据一旦被转换成一组多个剩余数据（下面将称之为RNS数据），并且在剩余数***中已经执行了所需的运算之后，所得到的RNS数据将再次被转换成二进制数据而输出。

此时，如果转换表由处在用于RNS数据的编码器和译码器内的ROM（只读存贮器）构成，则RNS数据和二进制数据可以以高速获得。

然而，例如为了把n毕特二进制数据转换成由多个Ki毕特剩余数据所表示的RNS数据，就每个模数mi（i＝0，1，2……）而言，一个ROM表具有由下述公式所表示的容量A：

A＝2ⁿ·Ki〔毕特〕

例如，当二进制数据和剩余数据分别由14毕特和4毕特表示时，就需要具有由下述公式所示的值的容量：

A＝2¹⁴×4＝65536〔毕特〕

这样就存在一个问题，即当ROM表的容量以这种方式被做的很大时，ROM表的存取时间也就变的很长，其结果就使得把二进制数据转换成RNS数据变得很困难。

另外，作为一个把RNS数据解调成二进制数据的方法，一种固定基数的转换方法已在一篇题为“剩余运算及其在计算机技术中的应用”（1967）的论文中公开了。

在这种方法中，应用了包括RNS数据的剩余数据，通过使用一个模数据值的递增倒相元素进行按顺序的逐步递减处理以用于其它模数的值而减少剩余数据的数量，在通过使用固定模数的递增处理使残存的剩余数据得到最终的应用之后，RNS数据由所获得的附加数据转换成二进制数据。

但是在这种情况下，由于剩余数据是通过按顺序的逐步递减处理使用的，这就存在一个其整个构造变成比较庞大的问题。

另外，还存在另一个问题，即虽然在二进制数据中，相对于固有的或连续的二进制来讲，负数可以由2的补码来表示，但是在RNS数据中，负数是特别不确定的，因此操作处理也变得复杂了。

本发明的目的是要提供一个用于RNS数据的新的编码器和新的译码器，它们中的每一个都解决了上述的缺陷。

本发明的目的特别是要提供一种用于RNS数据的编码器和译码器，它们中的每一个都具有紧凑的整体结构和很高的转换速度。

本发明的另外一个目的是要提供一种用于RNS数据的编码器和译码器，它们允许通过在RNS数据中规定正数和负数去简化其运算的处理。

图1表示了在依据本发明的编码器和译码器中，二进制数据和RNS数据之间的关系。

图2的方框图示出了诸如数字滤波器和类似的依据本发明所提供的RNS数据的编码器和译码器的数字处理装置。

图3的方框图示出了依据本发明的用于RNS数据的编码器的原理。

图4的方框图示出了依据本发明的用于RNS数据的编码器的实施例。

图5的方框图示出了依据本发明用于RNS数据的译码器的原理。

图6A和6B的方框图示出了依据本发明的用于RNS数据的译码器的实施例。

图7的示意图解释了依据本发明的用于RNS数据的译码器的运算。

首先，将依据例如一个中国余数定理来说明二进制数据和RNS数据之间的关系。

换句话说，根据这个中国的余数定理，假如与模数mi有关的x的余数Ri由下述使用了MOD标记的公式（1）来表示：

Ri＝×MOD    mi    （1）

那么，由与模数m₀，m₁，m₂……mi相关的余数数据的值R₀，R₁，R₂……Ri所表示的RNS数据DRO对应于具有由使用了值M、Mi和Ni的下述简式（5）所表达的值B的二进制数据，其中M、Mi和Ni分别由下述关系（2）、（3）和（4）表示：

M＝πmi    （2）

Mi＝M/mi    （3）

I＝Ni·Mi    MOD    mi    （4）

B＝（∑Ri·Mi·Ni）MOD    M    （5）

在这种情况下，二进制数据和RNS数据在不超过RNS数据的动态范围M内具有一一对应关系。

假如在包括RNS数据的剩余数据的运算处理中，可以采用与利用2的补码来表示二进制数据相同过程以用于运算处理的话，则用于运算处理的电路结构将极大地简化。

如图1所示，通常n毕特标准二进制数据能够表示从0到2ⁿ-1的十进制数字，并且2的补码的n毕特二进制数据可以表示-2ⁿ-1到2^n-1-1的十进制数字。换句话说，使用由等式（2）所表示的动态范围M中，RNS数据能够表示从0到M-1的十进制数字。其次，RNS数据区域被指定成相应于2的补码的二进制数据的正数和负数的区域。

在这种情况下;在M是奇数的地方，由RNS数据表示的值S_RNS为0到 (M-1)/2 所表示的区域代表正数，而从值 (M-1)/2 到M-1的区域则代表负数。

由标准二进制数据所表示的十进制数字2ⁿ-1是2的补码的二进制数据中-1的十进制数字。当它由RNS数据表示时，对于一个十进制数M它就变成了相当于用M-1的补码表示的RNS数据。

由于等式：

2ⁿ-1+（M-2ⁿ）＝M-1 （11）

成立，当标准二进制数据的值S处于0≤S≤2^n-1-1的范围时，具有下述等式（12）所表示的值Ri的剩余数由RNS数据组成：

Ri＝S    MOD    mi（12）

当S值处于2^n-1≤S≤2ⁿ-1范围时，具有由等式（13）所表示的值Ri的剩余数据由RNS数据组成：

Ri＝（S+M+2^M）MOD mi （13）

换句话说，是通过二进制数据的最高有效位来识别正数或负数的。当最高有效位为0（即当它是一个正数）时，每个模数mi的剩余数据可以由有关的二进制数据来计算。当最高有效位为1（即它是个负数）时，在以如下方式将一个固定值（即值M-2ⁿ）加到自然二进制数据上以后，每个模数的剩余数据就计算出来了，上述方式是把自然二进制数据（即由2的补码的二进制数据所表示的值-1）的最大值2^n-1变成RNS数据（即由RNS数据所表示的值-1）的最大值M-1。

反之，当RNS数据被转换成2的补码的二进制数据时，能够形成比RNS数据的动态范围M值更大的K毕特二进制数据用以表示RNS数据。当由MRC方法译码的自然二进制数据的值S_A处于0～ (M-1)/2 的范围内时，值S_A被认为是正数，并且2的补码的K毕特二进制数据可和它们一样地被得到。当值S_A处于 (M-1)/2 ～（M-1）范围时，值S_A被认为是负数，并且2的补码的二进制数据通过把值2^k-M加到自然二进制数据值S_A上而得到，自然二进制数据值S_A是以下述方式译码的：即把通过译码具有动态范围M所获得的二进制数据值S_A的最大值M-1变成K毕特二进制数据的值S_A的最大值2^k-1，即2的补码的K毕特二进制数据的值-1。

下面，将参考附图来详细叙述根据本发明的用于RNS数据的编码器和译码器的实施例。

首先，图2表示了一个使用剩余运算的信号处理电路。在图2中，输入的二进制数据D_BI加到编码器1，在编码器1中，它们被除以具有互为质数关系的正整数m₀，m₁，m₂……mi，并且分别相当于整数m₀，m₁，m₂，m₃，……mi的剩余数据作为RNS数据D_RI被输出给数字滤波器电路2。

在数字滤波器电路2中，独立地提供了相应于RNS数据D_RI的每种构形的多个数字滤波器。用来执行从属于每个模数的每个数值的RNS数据D_RI的运算。因而，和用于二进制数据运算的直接处理相比较，所希望的用于二进制数据的处理能以显著的高速度来执行。

来自数字滤波器电路2中的数字滤波器的剩余数据作为RNS数据D_RO输出给一个译码器3并在其中被转换成输出二进制数据D_BO。

这里，虽然数字滤波器电路2是由多个数字滤波器组成的，但可以一次仅使用一个数字滤波器而不是整个电路2。

图3表示了在用于剩余数据并依据本发明的编码器中将二进制数据转换成RNS数据的转换原理，在编码器中可得到关于RNS数据的模数mi的剩余数据Di。

换句话说，具有值S的n毕特标准二进制数据被分成具有值Su的P毕特数据Du（以后称之为高位毕特数据）和具有值S_L的q毕特数据（以后称之为低位毕特数据）。

也就是说，二进制数据的值S可由下述关系式（6）来表示：

S＝Su×2^q+S_L（6）

相应于值S的模数m的剩余数据的值Ri可由下述关系式（7）来表示：

Ri＝（Su×2^q+S_L）MOD mi

＝｛（Su×2^q）MOD mi+S_LMOD mi｝

MOD    mi

换句话说，ROM表10接收高位毕特数据Du并把具有由关系式（8）所表示的值Rui的剩余数据Dui通过值存器电路11输出给ROM表12：

Rui＝（Su×2^p）MOD mi （8）

另一方面，ROM表13接收低位毕特数据D_L并把具有由关系式（9）所表示的值RLi的剩余数据DLi通过锁存器电路14输出给ROM表12：

RLi＝S_LMOD mi （9）

ROM表12输出该剩余数据Di，Di包含有由下述公式（10）所表示的数值Ri，公式（10）基于剩余数据Dui和DLi作为组成RNS数据的模数mi的剩余数据：

Ri＝（Rui+Rli）MOD    Mi    （10）

因而，如等式（8）、（9）和（10）所示，模数mi的剩余数据可以从在给定相应于与高位毕特数据Du有关的高位毕特数据的权（即值2^q）以后所获得的模数mi的剩余数据Dui和从低位毕特数据DL所得到的模数mi的剩余数据DLi中获得，因而允许模数mi的剩余数据Di从所获得的二进制数据转换成RNS数据。

此时，若模数mi的值以下述方式被选择，即剩余数据Di的毕特长度Ki变得等于r毕特，那么在ROM表10和13中，就分别需要由下面二个等式所示的容量：A₁＝2p×r和A₂＝2^q×r。另一方面，在ROM表12中，就需要由等式A₃＝2^2r×r所示的容量。因此，为了获得模数mi的剩余数据，就需要有容量总共为A₁+A₂+A₃＝（2^p+2^q+2^2r）×r的ROM表。

然而，例如在组成RNS数据的4毕特剩余数据是从14毕特二进制数据获得的情况下，到目前为止仍需要具有65536毕特容量的ROM。为此，所需容量可减少到3070毕特并且编码器的整体结构又很简单时，就允许以高速度获得RNS数据。

下面将叙述编码器1的特例。在图4中，编码器电路1输出来自由二进制数据组成的数字图象信号D_BI的RNS数据D_RI，该D_RI数据由具有5个模数m₀-m₄的值7、11，13，15和16的剩余数据Do-D₄组成。

换句话说，在编码器电路1中，锁存器电路22通过缓冲器电路21接收由2的补码所表示的14毕特二进制数据，并且这些数据被分成高位毕特数据Du和低位毕特数据DL，Du和DL各含有7毕特，被分隔的数据分别加到ROM23，24，25和ROM26，27和28。

然后，缓冲器电路21和锁存器电路22分配包含每个所希望的毕特数的二进制数据的输入数据D_BI，在这种情况下，它们形成了数据分配装置用以输出由高位毕特数据和低位毕特数据组成的多个数据。

ROM26，27和28的输出包含各个模数的低位毕特数据DL的剩余数据，其中m。的模数值是7，m₁和m₂的模数值分别是11和13，m₃和m₄的模数值分别是15和16。ROM23，24和25的输出包含各模数m₀，m₁，m₂和m₃，m₄的高位毕特数据Du的剩余数据。

因此，剩余数据被分成高位毕特数据Du和低位毕特数据DL而输出，从而允许在整体上减少用于转换RNS数据所需的ROM表的容量，因而可得到整体结构简单而转换速度快的编码器。

在ROM24，25，27和28中，一个ROM具有两个转换表以便输出模数m₁和m₂，m₃和m₄的剩余数据，这是为了有效地利用ROM的容量。因此，在独立的ROM中可以提供各自的转换表。

在剩余数据被分成高位毕特数据Du和低位毕特数据DL并由ROM进行转换的情况下，等式（13）括号内的值可以写成如下关系：

S+M-2ⁿ＝（Su×2^q+SL）+M-2ⁿ

＝（Su×2^q+M-2ⁿ）+SL

＝（Su×2^q）+（M-2ⁿ+SL）（14）

例如，对于低位毕特数据DL来讲，输出具有由等式（9）所示值Rli的剩余数据D_LGi。反之，对于高位毕特数据Du来讲，正数区和负数区是由数据Du的值Su规定的，当值处于0≤Su≤2^p-1-1区时，输出具有由等式（15）所示的值Rui的剩余数据Dui，而当值Su处于2^p-1≤Su≤2^p-1区时，则输出具有由等式（16）所示值Rui的剩余数据DLGi：

Rui＝（Su×2^q）MOD mi （15）

Rui＝（Su×2^q+M-2ⁿ） MOD mi （16）

因而，就可以得到剩余数据，其值为剩余数据DuGi的值与剩余数据DLGi的值之和。并且，当正数和负数被表示成相当于二进制数据的正数和负数时，则可以获得RNS数据。

在上述14毕特二进制数据被予先循环13毕特二进制数据以后而使用前述方式把RNS数据进行转换的情况下，接收低位毕特数据D_L的ROM26，27和28输出具有下述等式（17）所示值R_LGi的剩余数据以取代由等式（9）所示值的剩余数据。

RLGi＝（S_L+1）/2 MOD mi （17）

这意味着，通过在低位毕特数据D_L的最低位加1，使得7毕特的较低毕特数据在整体上被予先循环6毕特数据，然后省略有关的最低毕特并且输出关于循环6毕特数据的剩余数据DLGi。

另一方面，接收高位毕特数据Du的ROM23，24和25执行值2⁶的加权处理，该处理相当于把低位毕特数据循环6个毕特，并且当值Su处于下述关系：即0≤Su≤63＝2^7-1-1时，上述ROM输出具有由等式（18）表示的R_uGi值的剩余数据DuGi：

RuGi＝（Su×2⁶）MOD mi （18）

另一方面，当高位毕特数据Du的值Su处于

64≤Su≤127＝2⁷-1范围内时，就输出具有由等式（19）所示R_uGi值的剩余数据D_uGi：

R_uGi＝（Su×2⁶+M-2¹³）MOD mi （19）

这里，M值由来自等式（2）的等式（20）表示：

M＝

mi

＝7×11×13×15×16

＝240240    （20）

因此，当二进制数据的整体值S是在从值0到值8191的范围内时，该循环13毕特的剩余数据则可以以值0到值8191的正数来表示，与该值S是在从值8192到值16383的范围内时，该剩余数据则可以以值-8191到值-1的负数来表示。

因而，和这个实施例相同，即使在输入具有13或14毕特长度的数字视频信号S_BI的情况下，通过接收14毕特数字视频信号S_BI和把它予先循环13毕特，该数字视频信号S_BI也可以以很高的精度被转换成RNS数据。

因此，ROM23，24，25，26，27和28分别给出用于高位毕特数据Du和低位毕特数据DL的值2⁶和2⁰的权，并且形成用于把高位和低位毕特数据Du和DL转换成对应每5个模数m₀-m₄的剩余数据DuGO，DuG₁，DuG₂，DuG₃，DuG₄，DLG₀，DLG₁，DLG₂，DLG₃，和DLG₄的第一ROM表电路。

通过锁存器电路29和30，ROM35接收模数7的高位毕特数据Du和低位毕特数据DL的剩余数据DuGO和DLGO，上述剩余数据分别由ROM23和ROM26输出，ROM35通过锁存器电路40和缓冲器电路41输出具有由有关的剩余数据DuGO和DLGO为基础的等式（10）所示值的剩余数据Do。

另一方面，ROM36和37通过锁存器电路31和32接收分别由ROM24和27输出的模数11和13的高位毕特数据Du和低位毕特数据DL的剩余数据DuGi和DLGi，并通过锁存器电路42和43、缓冲器电路44和45，用和ROM35相同的方式输出具有由等式（10）所示值的剩余数据D₁和D₂。

ROM38和39通过锁存器电路33和34接收分别由ROM25和28输出的模数15和16的高位毕特数据Du和低位毕特数据DL的剩余数据DuG₃，DLG₃和DuG₄、DLG₄，并通过锁存器电路46和47以及缓冲器电路48和49输出具有由等式（10）所示值的剩余数据D₃和D₄。

于是，通过缓冲器电路41，44，45，48和49可获得模数7，11，13，15和16的剩余数据D₀～D₄，并且能够获得组成有关剩余数据D₀～D₄的RNS数据RDRI。之后，ROM35，36，37，38和39构成第二ROM表电路，该电路把每个模数m₀，m₁，m₂，m₃和m₄的剩余数据DuG₀、DLG₀、DuG₁、DLG₁、DuG₂、DLG₂、DuG₃、DLG₃、DuG₄和DLG₄的附加值转换成这些模数m₀、m₁、m₂、m₃和m₄的相应剩余数据D₀、D₁、D₂、D₃和D₄。

利用上述结构，在使用ROM表电路获得以固定模数为基础的剩余数据过程中，把剩余数据分成高位毕特数据和低位毕特数据，然后加以处理，这样就允许减少ROM表电路的容量。

因此，整个编码器电路的构造可以设计得非常简单，从而可以得到很高的转换速度。

在上述实施例中，叙述了低位毕特数据被进行循环处理的情况，但本发明并不仅限于上述情况，当需要时就仅需要执行循环处理。

另外，在上述实施例中，已叙述了14毕特二进制数据被分成7毕特的高位毕特数据和7毕特的低位毕特数据之后再进行处理的情况，但是，被分隔的毕特的长度并不限于7毕特，例如，二进制数据可被分成6毕特和8毕特数据，而且当需要时可以选择所希望的毕特值。

另外，在上述实施例中，叙述了将二进制数据分成两种数据，即高位毕特数据和低位毕特数据，以用于处理的情况。但本发明并不限于此。例如，当需要时，二进制数据可以被分成3种或多种数据来进行处理。

下面将叙述译码器。译码器3接收从数字滤波器电路2输出的RNS数据DR₀，并根据例如前述的MRC方法输出二进制数据DB₀。

下面将要详细地叙述MRC方法。首先，根据与等式（1）所示模数mi有关的S的剩余数Ri，假设S通常由X表示，那么由下述等式（21）所示值Xi就被确定为与模数m有关的递增倒向元素：

1＝（Xi·X）MOD    mi    （21）

其条件为0≤X≤mi

这样就可获得值Rij，它满足了使用与模数mi和mj有关的剩余数据的值Ri和Rj以及与模数mi有关的mj值的递增倒向元素Xij所表示的等式（22）：

Rij＝{（Ri-Rj）Xij}MOD    mi    （22）

在说明书中，上述处理被称为与模数mj有关的递减处理。

递减处理按顺序并行地重复以用于予定的剩余数据，从而逐渐地减少剩余数据的数量，这需要递减处理和获得多个相当于RNS数据模数的剩余数据。在使用予定模数对剩余数据进行递增处理之后，就获得了附加的数据，借此将RNS数据转换成二进制数据。

下面将利用图5来说明译码器的基本原理。与位于RNS数据内的模数m₀、m₁和m₂有关的剩余数据D₀、D₁、D₂和D₃被分别提供给ROM表电路54、55和56，RNS数据是由与模数m₀、m₁、m₂和m₃有关的剩余数据D₀、D₁、D₂和D₃组成，而这些模数是通过锁存器电路50、51、52和53提供的。

此外，ROM表电路54、55和56通过锁存器电路53接收与模数m₃有关的剩余数据D₃。

ROM表电路54使用值m₃（即剩余数据D₃的模数）的递增倒向元素Xo₃输出具有基于等式（22）的值R₁₀的剩余数据D₁₀，值m₃与具有在R₀和R₃设置的剩余数据D₀和D₃的值的模数m₀有关。ROM表电路55利用值m₃的递增倒向元素X₁₃输出具有基于等式（22）的值R₁₁的剩余数据D₁₁值m₃与具有在R₁设置的剩余数据D₁的值的模数m₁有关。ROM表电路56利用值m₃的递增倒向元素X₂₃输出具有基于等式（22）的值R₁₂的剩余数据D₁₂，值m₃与具有在R处设置的剩余数据D的值的模数m₂有关。

ROM表电路54，55和56以及锁存器电路53的输出通过锁存器电路57，58，59和60再提供给ROM表电路61，62和63。ROM表电路61接收剩余数据D₁₀和D₁₂并利用与模数M₀有关的值m₂的递增倒向元素X₀₂输出具有基于等式（22）的值R₂₀的剩余数据D₂₀。

ROM表电路62接收剩余数据D₁₁和D₁₂，并利用与模数m₁有关的值m₂的递增倒向元素X₁₂输出具有基于等式（22）的值R₂₁的剩余数据D₂₁。

另一方面，ROM表电路63接收剩余数据D₃和D₁₂，并输出由下述等式（23）所示值SA₁的附加数据DA₁：

SA₁＝R₁₂·m₃+R₃（23）

ROM表电路61和62输出通过锁存器电路64和65提供给ROM表电路66。

ROM表电路66接收剩余数据D₂₀和D₂₁，并输出下述等式（24）所示值S_A2的附加数据D_A2：

S_A2＝R₂₀·m₁·m₂·m₃+R₂₁·m₂·m₃（24）

ROM表电路63和66的输出通过锁存器电路67，68和69提供给加法电路70以获得由其值SA如下述等式（25）所表示的二进制代码所代表的输出数据：

S_A＝S_A1+S_A2＝R₂₀·m₁·m₂·m₃+R₂₁·m₂·m₃+R₂₁·m₃+R₃（25）

换句话说，由模数m₀～m₃的剩余数据D₀～D₃所组成的RNS数据DR₀被转成二进制数据DB₀。

下面将说明根据本发明的译码器电路的实施例的原理。在本发明中，2的幂的值的模数，即2^l被加到首先进行递减处理的剩余数据的模数上。因此，如果由下述等式（26）所示值S_B的附加数据由等式（25）形成并输出，则RNS数据DR₀被解调成二进制数据DB₀。

这就表明，对于分别处于等式（26）右边的第一项、第二项和第三项的剩余数据D₂₀、D₂₁和D₁₂的值R₂₀、R₂₁和R₁₂来讲，值m₁·m₂·m₃，m₂·m₃和m₃不足被递增处理的，但即使在值m₁·m₂，m₂和1被递增处理以后通过2的幂所表示的模数m₃的幂的部分的值l执行毕特位移并把它加到剩余数据D₃上的情况下，也使得RNS数据能被解调。这也意味着，解调RNS数据的处理工作可以大大地简化。

实际上，由ROM表电路66输出并由等式（2），所示的附加数据DR₂送给加法器70：

SR₂＝R₂₀·m₁·m₂+R₂₁·m₂（27）

此外，ROM表电路63被省略，并通过予定的锁存器电路（未示出）将剩余数据D₃和D₁₂直接输出给加法器70。

在加法器70中，附加数据DR₂和剩余数据D₁₂朝较高阶的毕特边逐位移动l毕特，并且剩余数据D₃和D₁₂分别加上附加数据DR₂而输出。

因此，可以通过加法器70获得具有由下述等式（28）所示的值S_R的附加数据。还可看到，把等式（27）代入等式（28），则可得到以MRC方法为基础解调的二进制数据DB₀：

S_R＝S_R2·2^p+R₁₂·2^p+R₃（28）

因此，通过完成对首先执行递减处理到由2的幂表示的值2^l的模数m₃的选择，输出由等式（26）右边第三项所示剩余数据的ROM表电路63可以被省略掉。

在ROM表电路30中，虽然为了与等式（25）右边第一和第二项相等，模数m₃必须进行递增处理，但它足以输出按照符合等式（26）的模数m₁·m₂和m₂被递增处理的剩余数据。ROM表30的结构可以作得非常简单。

现在，向某些这种译码器电路提供了称之为循环处理的功能，通过这种功能，附加数据中的某予定毕特位被加上输出二进制数据中的值1，为了输出，在有关附加毕特位以后的各毕特被隔开。

但是，为了在把值1直接加给其中的予定毕特位之后利用循环处理把用这种方式获得的附加数据提供给它的输出，就必须提供具有与加法器22相同毕特长度的额外的加法器，这就存在一个问题，即使译码器的整个结构变得复杂。

这样，在锁存器电路67和69之间提供例如8毕特的加法器71，在附加数据DB₀获得之前（此时是附加数据DA₁），利用循环数据D₃将数值1加到附加数据DB₀中的予定位，以替代附加数据DB₀。

例如，选择7，11，13和15作为模数m₀，m₁，m₂和m₃时，输入给加法器71的附加数据DA₁的最大值SA₁max可由下述来自等式（22）的关系式（29）表示：

SA₁max≤12×15+14≤194 （29）

换句话说，在附加数据DA₁中获得了具有最大值194的数据，它可以由8毕特长度来表示。即使由下述等式（30）所示值61加到该最大值上，也可以看到不会产生超过最高有效毕特位的进位：

（2⁸-1）-194＝61 （30）

因此，就值61而言，可获得下述的关系式：

2⁶＞61＞2⁵（31）

若在加法器71中由2⁵所表示的从最低有效位开始算起的第5毕特位处加1，那么可以发现，在来自加法器71的附加数据输出毕特长度是不变的。

因此，假如在从加法器71的最低有效位开始算起的第5毕特位处加1，那么么是可以得到与在从加法器70未被取代并使用加法器70时的来自加法器70的附加数据DB₀的最低有效毕特位开始算起的第5毕特位处加值1的结果相同。

关于这点，由于模数m₀～m₃的最小公倍数M是由下述等式（32）表示的，因此，可以得到具有最大值为15014（即值M-1）的数据：

M＝m₀·m₁·m₂·m₃＝15015 （32）

因此，当具有值15014的数据由二进制数据来表示时，就解决了由下述关系式（33）所代表的关系并得到值n＝14，从这可以看出，二进制数据由具有14毕特长度的数据来表示：

2ⁿ-1≥15014≥2^n-1-1 （33）

因此，在把值1加到其中的予定毕特位之后，附加数据DB₀在利用循环处理的情况下，就需要一个额外的14毕特加法器。

这样，在附加数据DB₀被直接循环处理的情况下，需要14毕特加法器用于循环处理。为此，使用有关的加法器71并通过把值1加到其从最低有效位算起的第5毕特位的上述予定毕特位上，8毕特加法器71的配置允许使得值1加到所需毕特位的附加数据DB₀，并使得整个结构变得非常简单。

下面将利用图6A和图6B来叙述依据应用了这个原理的本发明的译码器电路的具体实施例。

译码器电路3由图6A所示的数据转换电路部分100和图6B的后半部分150组成。

这里，使用了由值7，11，13和15的模数m₀，m₁，m₂和m₃，值16的模数m₄以及2的幂的值所表示的RNS数据DR₀。

换句话说，在数据转换电路部分100中，组成RNS数据DR₀的剩余数据D₀，D₁，D₂，D₃和D₄（即对应于模数m₀，m₁，m₂，m₃和m₄）通过缓冲器电路101，102，103，104和105分别输入给锁存器电路106，107，108，109和110。

ROM表电路111，112，113和114除了接收剩余数据D₀，D₁，D₂和D₃之外，还要接收值16模数m₄的剩余数据D₄，并分别输出模数m₀，m₁，m₂和m₃的剩余数据D₁₀，D₁₁，D₁₂和D₁₃。

换句话说，利用与值7，11，13和15的模数m₀，m₁，m₂和m₃分别有关的值16（即和模数m₄有关）的递增倒向元素分别置值X₀₄，X₁₄，X₂₄，和X₃₄，具有分别由下述等式（34）（35）（36）和（37）所示的值R₁₀，R₁₁，R₁₂和R₁₃的剩余数据D₁₀，D₁₁，D₁₂和D₁₃被输出，并根据2的幂所表示的值16的模数m₄进行递减处理：

R₁₀＝｛（R₀-R₄）·X₀₄｝MOD m₀（34）

R₁₁＝｛（R₁-R₄）·X₁₄｝MOD m₁（35）

R₁₂＝｛（R₂-R₄）·×₂₄｝MOD m₂（36）

R₁₃＝｛（R₃-R₄）·X₃₄｝MOD m₃（37）

ROM表电路119，120和121通过锁存器电路115，116和117分别接收剩余数据D₁₀，D₁₁和D₁₂，同时经过锁存器电路118接收剩余数据D₁₃。随后，它们输出模数m₀，m₁和m₂的剩余数据D₂₀，D₂₁和D₂₂。

换句话说，利用与值7，11，13的模数m₀，m₁和m₂有关的值15（即模数m₃）的递增倒向元素分别置值为X₀₃，X₁₃和X₂₃。具有分别由下述等式（38）、（39）和（40）所示值R₂₀、R₂₁和R₂₂的剩余数据D₂₀、D₂₁和D₂₂被输出并根据模数3进行递减处理。

此外，ROM表电路125和126分别通过锁存器电路122和123接收剩余数据D₂₀和D₂₁，同时通过锁存器电路124接收剩余数据D₂₂，并输出模数m₀和m₁的剩余数据D₃₀和D₃₁。

换句话说，利用与值7和11的模数m₀和m₁有关的值13（即模数m₂）递增倒向元素置值为X₀₂和X₁₂，具有由下述等式（41）和（42）所示值R₃₀和R₃₁的剩余数据D₃₀和D₃₁被输出并根据模数m₂进行递减处理：

ROM表电路129和130通过锁存器电路127和128接收有关的剩余数据D₃₀和D₃₁，并分别输出附加数据DA_3u和D_3AL到锁存器电路131和132，它们分别具有由下述等式（43）所示值S_A3的附加数据D_A3的高阶6毕特和低阶8毕特：

S_A3＝R₃₀·m₁·m₂·m₃+R₃₁·m₂·m₃

＝R₃₀·11·13·15+R₃₁·13·15 （43）

为此，ROM表电路134和135通过锁存器电路124和133接收剩余数据D₂₂和D₁₃，并且通过锁存器电路136和137输出具有由下述等式（44）所示值SA₄的附加数据DA₄的高阶4毕特附加数据DA_4u和低阶4毕特附加数据DA₄L给加法器138：

S_A4＝R₂₂·m₃+R₁₃

＝R₂₂·15+R₁₃（44）

另一方面，为了进行循环处理，一个两毕特的控制信号Dc加到缓冲器电路139。译码器140根据上述控制信号的值有选择地输出3毕特的附加数据的值，并通过反相放大器电路141，142和143把该值提供给加法器138。

加法器138接收相关的附加数据Dc，并把该附加数据Dc和来自ROM表电路134和135输出的DA_4u和DA₄L相加，两者都是从它们的最低有效位逐位移动3毕特。加法器138的输出加到锁存器电路144和145。

最后，在加法器146中，当从译码器电路140输出的附加数据D的值为0时，可以从等式（43）和（44）得到由下述等式（45）所示值SA的相加结果：

S_A＝R₃₀·m₁·m₂·m₃+R₃₁·m₂·m₃+R₂₂·m₃+R₁₃

＝R₃₀·11·13·15+R₃₁·13·15+R₂₂·15+R₁₃

（45）

因此，当上述相加的结果被进行由下述等式（46）所进行的运算处理时，RNS数据DR₀就能够被解调成具有值SA的二进制数据：

S_A＝S_A·m₄+R₄

＝（R₃₀·11·13·15+R₃₁·13·15+R₂₂·15+R₁₃）·16+R₄

＝R₃₀·11·13·15·16+R₃₁·13·15·16+R₂₂·15·16+R₁₃·16+R₄（46）

因而，在这种情况下，如果SA与具有值R₄的剩余数据D₄相加的结果使4毕特移位相当于由2的幂表示的模数的指数部分的值为4之后，就可以获得由MRC方法所表示的附加数据。

换句话说，在通过使用MRC方法从模数m₀～m₄所示的RNS数据所得到的附加数据中，由于模数m₀～m₄的最小公倍数由下述等式（47）表示，并求解下述关系式（48）从而获得值n＝18。RNS数据DR₀能够用18毕特二进制数据作为一个整体来表示：

M＝· 4/11 mi＝7·11·13·15·16＝240240 （47）

i＝0

2^n-1-1≤240239≤2ⁿ-1 （48）

14毕特的附加数据Df通过予先省略附加数据的4个毕特而被输出。

换句话说，当由等式（46）所表示的附加数据被进行定标处理以省略4个毕特时，除以值16的定标处理能够通过仅仅加附加数据DA_3u，DA₃L，DA₄u，DA₄L来执行，这与执行上述附加数据是一样的，这些附加数据来自ROM表电路129、139、134和135，并由等式（45）来表示。

因此，模数m₄被置为值16。同时，递减处理首先被应用到有关的模数m₄。因而，允许在定标处理中的加法器的结构被简化，并且译码器3的整个结构也被大大简化。

另一方面，用如下的方法来设计译码器电路140，即附加数据Dc₁的值按从最高有效毕特位输出的顺序在「1，0，0」、「0，1，0」和「0，0，1」值之间连续转换，并且通过移位与3毕特有关的附加数据Dc₁和把它们加到附加数据DA上，使得值1加到作为整体时从最低有效毕特位算起的第5毕特，第4毕特和第3毕特位上。

此外，译码器电路140还可这样设计，即附加数据Dc的值可以被转换成值「0，0，0」，并且可选择未经循环处理的附加数据DA。

本实施例可如下设计，由于在没有省略加了值1毕特以后的毕特时输出14毕特的附加数据DA，因而可以根据加了值1的毕特位有选择地使用来自最高有效位的所需要的毕特。

现在，讨论在译码器电路3中处理负数的情况。正数和负数的识别是通过判断被解调的自然二进制附加数据是否大于一个固定值（此时，该值为 (M-1)/2 +1）来进行。在实践中，为了进行判断，需要有一个大毕特数的比较器电路。这就带来了一个问题，即译码器电路的整个结构非常复杂，这也导致信号处理电路的整个结构变得非常复杂。

但是，在依据本发明的译码器电路3中，向从数据转换电路部分100输出的附加数据DA加了一个固定值，并且通过所获得的加了固定值的最高有效毕特来区别正数和负数。

换句话说，如图6B所示，在电路部分150的接收来自数据转换电路部分100的附加数据DA的电路级中，加法器151通过锁存器电路152接收附加数据DA的高阶12毕特，同时还接收从附加数据产生电路153输出的具有值171的附加数据Dc₂。相加结果的最高有效毕特位作为识别信号Dj被传送出去。

下面来说明图7。由于通过解调RNS数据所获得的附加数据DA是其高阶14毕特被进行了定标处理的附加数据，所以当附加数据SA处于 (M₁₆-1)/2 +1（M₁₆-1）之间时，附加数据表示负数。在这种情况下，由于附加数据DA被进行4个毕特的定标处理，所以值M₁₆等于 1/16 的15015倍乘以模数m₀～m₄的最小公倍数240240。另一方面，在K毕特二进制数据中，当其最高有效毕特位被给予1的值S处于2^k和2^k-1之间时，则表示负数。

因此，如果附加数据DA以如下方式被加上一个固定值，即表示相关附加数据DA的负数的最小值，即 (M₁₆-1)/2 +1变成表示负数的相关二进制数据的最小值（即值2^k-1-1），并且附加数据DA被转换成固定数据（以后称之为转换数据），那么在相关转换数值的值STR中，在附加数据DA的值表示负数的情况下，最高有效位的值将从0转换到1。

如果以这种方式来进行运算，只采用一个简单的构型就可以从负数中识别出正数，在这种构型中，附加数据DA只与固定值相加而不必将全部14毕特与输出的最高有效位比较，从而从整体上允许译码电路3能有一个简单的构型。

在采用高阶12毕特执行识别的情况下，它应加值171，该值是由685除以2并除去2毕特而得到的，这时重要的是必须要把684加到14毕特上去。这就可以减少硬件的尺寸。

加法器154通过锁存器电路155接收附加数据DA。有关的附加数据DA与从附加数据产生电路156输出的附加数据Dc₃相加，相加后的数据从加法器154输出。换句话说，加法器154通过与门电路159接收通过缓冲器电路157所获得的双极转换信号D_BIuN和接收来自加法器151并通过锁存器电路158获得的识别信号并把值1369（即2^k-M₁₆）加到附加数据DA上，然后输出其相加结果。该值是当识别信号Dj的逻辑电平上升为逻辑“1”时由附加数据产生电路156同步产生的。

其结果是在加法器电路154中，当附加数据DA代表负数时，就获得了用于附加数据DA的并加了值1369的二进制数据。反之，当附加数据代表正数时，就如同前述那样输出附加数据DA。

然后，附加数据DA就被转换成能够输出的2的补码的二进制数据。

因此，就象双极转换信号DBIuN被转换时的情况一样，加法器154输出不考虑识别信号Dj的逻辑电平的附加数据DA。

其结果是加法器154允许双极二进制数据进行转换，并且与需要时通过转换双极转换信号DBIuN进行输出。

加法器154通过锁存器电路160和缓冲器电路161输出具有14毕特相关二进制数据中的高阶13毕特。同时通过反相放大器163、锁存器电路164和缓冲器电路165输出有关二进制数据的最高有效位。以便输出包括双极二进制数据和位移二进制数据在内的二进制数据DBoo。

当获得附加数据DA以前的具有短毕特长度的数据的固定毕特被加了1时，可根据有关的附加毕特获得作为整体具有最大值的附加数据DA，有时它可以通过下述的错误进行判断，这个错误即是：表示正数较大值的附加数据DA表示了负数。

换句话说，在把值1加到例如从最高有效位算起的（y+1）毕特上，从而对附加数据DA循环处理L毕特的情况下，由于（y+1）毕特被加了值1，所以附加数据DA将由某个数据表示，该数值的值等于全部附加数据与2^k-y-1之和，然后其最大和最小值分别从 (M-1)/2 和 (M-1)/2 +1变换到 (M-1)/2 +2^k-y-1。

因而，当附加数据的值大于 (M-1)/2 +1+2^k-y-1时，将赋予来自附加数据产生电路153的附加数据D以某个值，从而允许识别代表负数的区域。同时，如果来自附加数据产生电路156的附加数据以如下方式被置为值（2^k-M-2^k-y-1），这种方式就是使得附加数据DA的最大值（M-1+2^k-y-1）变成小于二进制数据DB₀和值2^k-y-1的乘积（即附加数据DA被指定在负数值小于正规值和作为整体而增加的值的乘积的区域内），则可获得通过向从最高有效位算起的第（y+1）毕特位加1时所获得的双极二进制数据。

下面所叙述的各种变化都被认为是包含在上述的编码器和译码器之中。

当在上述实施例中，通过由RNS数据所代表的区域来指定正数和负数时，已经叙述了把一个固定值（即值M-2ⁿ）加到高阶毕特数据上的情况。指定正数和负数的方法并不局限于上述方法。例如，还有下述情况，即把一个固定值（M-2ⁿ）加到低阶毕特的数据上，剩余数据从有关的加法结果中得到，或者把值（M-2ⁿ）加到从高阶毕特数据和低阶毕特数据得到的剩余数据的已经加过的值上。该方法广泛用于上述及类似的情况中。

另外，在上述实施例中，还叙述了将用MRC方法获得的单极二进制数据转换成双极二进制数据的情况。但是用于RNS数据转换的方式并不限于此。例如，中国的及类似的余数定理也能被广泛应用。

另外，在上述实施例中，叙述了在转换过程中采用定标处理同时还采用循环处理将RNS数据转换成二进制数据的情况，本发明并不局限于此，若需要时，RNS数据可以只进行定标处理或循环处理。

另外，在上述实施例中，叙述了把附加数据转换成二进制数据并输出它们的情况。本发明同样不受此限制。例如，当需要时RNS数据可以直接输出。

另外，在上述实施例中，叙述了向由ROM表电路134和135输出的附加数据D₄A的固定毕特加值1的情况。本发明不受此限制。例如，可以向剩余数据D₁₃的固定毕特加值1。

另外，在上述实施例中，叙述了以加法器138的毕特不外溢的方式向固定毕特加值1的情况，本发明不受此限制。当需要时，毕特可以外溢，并且具有如此长度毕特的附加数据可以输出给加法器146。既使是如此输出附加数据，与附加数据的处理被用具有14毕特长度的附加数据相比较，附加数据的处理可以被应用到具有8毕特长度的附加数据。因此，就使得整个结构可以被大大简化。

另外，在上述实施例中，叙述了通过获得其固定毕特加值1的14毕特附加数据来输出13毕特二进制数据的情况。输出的毕特长度并不限于此。需要时，输出毕特长度可以根据加了值1的毕特来转换。

另外，在上述实施例中，叙述了通过把值171加到14毕特单极二进制数据的较高阶12毕特数据上来检测负数的情况。本发明不受此限制。可以通过把值684加到14毕特二进制数据来检测负数。实际应用中，毕特长度在足够的范围来选择。同时，所加值可以根据上述毕特长度来置定。

另外，在上述实施例中，还叙述了下述情况，即具有由 1/16 的奇数所示值15015的区域的单极二进制数据与m₀-m₄的最小公倍数相乘，其乘积被指定为正数和负数并通过对它进行定标处理来转换成二进制数据。但在有关区域由偶数表示的情况下，在值为（2^k-M-1）/2的地方加值（2^k-M）/2，并且所加结果的最高有效毕特可作为识别信号Dj。

另外，在上述实施例中，叙述了RNS数据根据值7，11，13，15和16的5个模数来获得的情况。模数的数和值并不限于此。在需要时，它们可以被选择为各种值。

另外，在上述实施例中，叙述了由14毕特二进制数据构成的数字视频信号被转换成RNS数据的情况，二进制数据的长度不受此限制，可在广泛的范围内应用。

另外，在上述实施例中，叙述了本发明被用于数字滤波器电路中的编码器和译码器电路的情况，本发明不限于此，它可以广泛地应用于音频信号、视频信号以及类似信号的数字信号处理电路中。

Claims (5)

1、一种用于将二进制代码组成的输入数据转换成RNS数据的编码器电路，包括：

一个分隔装置，用于使用固定毕特位将所述的输入数据分隔成多个数据；

一个第一ROM表电路，用于对所述多个数据进行加权处理并把它们转换成用于每个固定模数的剩余数据；

一个第二ROM表电路，用于把每个模数剩余数据的附加值转换成每个相应模数的剩余数据；

其特征为：

通过第二ROM表电路所获得的输出的剩余数据作为组成所述RNS数据的剩余数据。

2、一种用于使用MRC方法把RNS数据解调成二进制数据的译码器电路，其特征是在组成所述RNS数据的每个剩余数据的多个模数中的一个被选择为由2的幂所表示的值并且所述剩余数据被用于与由2的幂所示值的模数有关的递减处理之后，按照与每个剩下的模数有关的递减处理顺序来使用所述剩余数据。

3、一种以如下方式设计的译码器电路，在利用递减处理按顺序使用RNS数据以获得相当于RNS数据的每个模数的多个剩余数据并利用固定模数分别对所述剩余数据进行加法处理以后获得附加数据，利用该附加数据，将RNS数据解调为二进制数据，并向该附加数据提供一个用来使在从递减处理直至获得所述附加数据期间内对于固定数据的固定毕特加值1的加法器。

4、一种用于把RNS数据转换成双极二进制数据的译码器电路，包括：

一个数据转换电路，用于把所述RNS数据转换成单极二进制数据;

一个识别电路，用于把一个固定值加到由所述数据转换电路输出的二进制数据上，并且输出相加结果的最高有效毕特的数据;和

一个加法器，用于把一个固定值加到所述单极二进制数据上并作为所述双极二进制数据输出。

5、一种译码器电路，包括：

一个数据转换电路，用于将RNS数据转换成二进制数据;

一个加法器，用于向所述二进制数据的固定毕特位加值1;和

一个第二数据转换电路，用于根据加有上述值1的毕特在加了值1的所述固定毕特二进制数据中加入一个固定值，并且把所述二进制数据转换成双极二进制数据。

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